一、基于DSP的高速RSA加解密实现（论文文献综述）
乔康乾[1]（2021）在《基于FPGA的RSA快速加密IP核的设计与实现》文中研究说明随着信息全球化进程的不断推进与发展,信息的频繁泄露使得信息安全成为人们广泛关注且亟待解决的热点问题之一。RSA加密算法是当下较为安全且应用广泛的公钥密码算法,其算法核心为模幂运算。随着计算机的计算能力不断提高,出于安全性考虑,RSA加密算法的模长相应增长,随之而来的是加解密时间的相应增加,所以快速实现RSA加密算法具有十分重要的现实意义。对比软件实现,硬件实现RSA加密算法具有明显优势,本文在研究了RSA算法的改进方案后,通过硬件实现1024位RSA IP核验证了改进方案的可行性。本文首先针对RSA密码体制原理与实现方法,对比分析了几种不同的模幂算法和模乘算法,研究出一套RSA算法的改进方案。该方案一方面在模幂运算的选择和改进中,整体采用L-R型高进制法,减少了模乘运算的循环迭代次数;在数据预计算时采用R-L型二进制算法,便于硬件的并行实现。当幂指数的0,1出现概率相同时,改进后的模幂方案对比二进制方案,模乘次数减少约18.0%。另一方面在模乘运算的选择和改进中,采用Montgomery模乘算法,通过移位来避免除法;采用SMM优化算法,有效地减少了模乘运算的计算量;在数据预处理时使用两个普通模乘模块将数据从整数域映射到Montgomery域。改进后的模乘方案不仅减少了计算量,而且适合硬件实现与优化。通过上述两方面的改进,提升了RSA算法的运算效率。其次,基于RSA算法的改进方案,借助FPGA平台实现了1024位RSA IP核。在硬件实现上采取的改进措施主要体现在两方面:一方面利用位宽优化定义小位宽数据节省了部分硬件资源,定义大位宽数据提高了运算效率;另一方面对模幂模块与模乘模块运算中出现的循环采用并行流水线优化,时延减少约15.1%,时钟频率可提高约17.8%,进一步提升了RSA IP核的性能。使用软件Vivado HLS对不同功能模块进行建模、仿真和测试,验证其正确性后综合并封装IP核;使用软件Vivado对IP核实例化后进行性能测试。最终实现的RSA IP核加解密结果正确,验证了算法改进方案的可行性。IP核在100 MHz时钟频率下,加密速度约为21.2 ms/次,解密速度约为31.4 ms/次,性能优良。
程碧倩[2]（2021）在《基于FPGA的高性能RSA密码加速技术研究》文中提出随着网络支付、云存储等互联网新经济迅速发展,网络信息泄漏事件屡屡发生,对网络信息的安全提出了极高的挑战。RSA算法作为一种经典的非对称密码算法,使用其加密的信息安全性高,被广泛用于保障网络信息的安全。如支付宝、微信支付等常用支付软件,其内部大都集成了RSA加密技术。同一时刻用户交易量的激增对RSA加密技术提出了速度和吞吐量的性能要求。尽管选取大位宽的密钥可以保证加密的安全性,但严重影响RSA的加解密性能,阻碍了高性能RSA加速器的进一步发展。FPGA因其存在高并行性、成本低、逻辑资源丰富等优点,成为利于高性能RSA加速器实现的硬件平台。为了实现高性能的RSA加速器,本文做了以下的研究工作:1.针对RSA算法的核心运算耗时的问题,本文从算法层面提出一种非对称短整数并行蒙哥马利模乘算法,采用短整数交叉执行模乘法运算和模约简运算,缩短关键路径,支持多组模乘并行执行,缓解了长密钥给RSA加速器带来的加解密速度影响,提高RSA加速器的速度和吞吐率。2.针对RSA算法的核心运算迭代次数多影响速度的问题,本文从硬件电路层面提出一种低延时的乘法并行电路结构,在不影响关键路径的前提下,缩短模乘运算的迭代次数,实现高性能的RSA加速器设计。3.本文实现了高性能的RSA加速器,最多支持48组数据同时执行RSA加解密,并从模乘运算和RSA运算两个层面,与其它相似文献提出的RSA加速器进行对比,验证其性能的优越性。
王彬任[3]（2020）在《物联网环境下家庭用电数据安全监控系统的研究与实现》文中提出电力信息监测是建设泛在电力物联网基本且重要的一步,而家庭用电数据安全监控系统是泛在电力物联网在居民用电侧电力信息监测的具体应用形式,也是建设更高效、更安全以及更智能电力系统的重要举措。基于此,本文研究了物联网环境下家庭用电数据安全监控系统,实现了在保证家庭用电数据安全传输的条件下用户能监控家庭具体的用电情况。本文主要的研究内容如下:⑴研究了家庭用电数据安全监控系统的功能需求以及所需的关键技术。结合物联网与家庭电耗监控系统的研究现状,针对家庭电耗监控系统中用电数据传输的安全性易被忽略以及用户监控延时大等问题,确定了系统的功能需求以及将其实现所需的关键技术,并根据所需关键技术构建了以物联网四层模型为基础的系统整体架构。⑵设计并实现了系统的核心硬件。结合系统所需的关键技术,设计了感知层的硬件结构框图,通过对比用电数据采集数据模块和时间管理模块中的元器件参数,实现了处于感知层的用电数据捕获终端、路由节点以及协议转换网关等系统核心硬件。⑶提出了家庭用电数据安全传输方案。针对Zig Bee无线传输网络易被非法节点入侵的问题,提出了RFID合法认证方案,通过采用RFID硬件配合换位加密算法完成入网请求节点的身份验证。为筑建第二道安全传输防线以及解决伪密文-签名对也能通过签名的问题,提出了基于改进数字签名的混合加密方案。通过对这两种方案抵御安全攻击的能力分析与实验测试,证明两种方案均能提升用电数据传输的安全性。⑷完成了边缘计算平台设计。将边缘计算技术融入协议转换网关,构建了边缘计算平台。通过采用边云协同工作模式以及设计边缘计算平台的功能架构以及功能任务,实现了用电数据在本地处理后传输至云服务器平台中,降低了隐私数据在云端泄露的风险。经实验测试,边缘计算平台具有更快的服务响应速度。⑸设计并实现了系统网站与移动终端APP。结合系统功能需求,通过选择合适的开发环境和系统网站以及APP的功能设计,实现了用户能个性化地监控家庭各区域各时段的用电情况以及远程控制用电数据捕获终端的通断状态。经过实验测试,系统网站与移动终端APP能满足系统的功能需求。
王晨昱[4]（2020）在《基于UVM的非对称算法ip核的验证研究》文中进行了进一步梳理在智能卡、智能门禁等广泛应用于公共交通、身份识别等重要领域的智能安全系统中,对芯片数据的输入输出、传输处理进行加解密,具有十分重要的意义。然而,实现加解密算法,必然带来芯片设计规模的增加和IP核的大量采用。目前,芯片功能的验证已经成为制约芯片设计的瓶颈。高效的验证是设计功能的正确、设计生产率提高的重要保障。本论文采用通用验证方法学UVM（Universal Verification Methodology）实现对全志科技有限公司自主开发的通用加解密算法IP核CE（Crypto Engine）中非对称性算法模块的功能验证,主要的研究内容和研究结论如下:1.从UVM验证方法学角度对CE的原理、平台框架、通讯方式、运行方式以及各种机制进行验证需求的深入剖析,结合CE模块的功能与结构描述,接口与寄存器描述,基本操作流程,任务描述符详解以及非对称算法的原理与实现,提取出了CE模块的功能测试点。2.制定了CE模块的验证计划,搭建了UVM验证平台。根据模块的外部端口将整个验证环境分为三个部分,分别由AHB（Advanced High Performance Bus,高级高性能总线）、MBUS（由全志科技定义的一种高性能总线协议）与CE子环境有机构成。AHB子环境用于模拟CPU对于CE模块的控制;MBUS子环境用于读取算法的加解密数据和描述符;CE子环境主要是用作实现一些其他端口的驱动,任务描述符队列的生成,监视器、参考模型以及计分板的构建等。然后添加激励发生器作为整个CE模块的驱动。再将三个创建完备的子环境和其它验证组件统一例化到TOP＿ENV的父环境中,建立了一个完整且复用性高的UVM验证平台。3.基于所搭建UVM验证平台实现了高效验证。建立CE模块的验证目录,规范了验证环境,利用脚本实施验证工作自动化的方式,将验证效率提高二十倍以上。利用覆盖率作为评判验证工作的标准,对CE模块所有功能测试点验证发现,代码覆盖率达到97.40%,说明代码的被执行程度达标;功能覆盖率达到100%,说明该模块的全部功能符合预期;断言覆盖率达到100%,说明规定的各个信号间的时序关系全部符合要求,达到了验证完备的目的。
范赛龙[5]（2020）在《基于R-LWE加密算法的电路设计与优化》文中研究指明随着量子计算机研究的快速发展,量子计算已经严重威胁现代和传统的公钥密码体系的安全。因此,研究能够抵抗量子计算机攻击的密码协议至关重要。后量子密码是目前替代传统密码体系的的最可行的方法,它证明了基于最差情况下格问题的安全性,以及目前格密码仍是抗量子攻击的。在美国国家标准与技术研究院（National Institute of Standards and Technology,NIST）举办的第二轮后量子密码标准竞赛中,有将近一半的后量子加密标准候选方案是格密码。而在这之中,基于环错误学习（Ring-Learning With Error,R-LWE）的格密码以其设计简单、加密效率高、速度快的优点,成为了最有希望的后量子密码标准候选方案之一。因此,研究基于R-LWE加密硬件电路设计和优化方案对于未来的后量子密码制定有着重大意义。论文的主要工作如下:首先,本文深入研究了R-LWE格密码的理论,分析其密码安全强度和解密错误的概率,然后又分析格密码中的核心模块离散高斯分布和环多项式乘法器的不同设计方法的实现和优缺点,提出基于累积分布图（Cumulative Distribution Table,CDT）和Schoolbook的加密方案设计。接着对整个加密方案构建了参考模型,验证所选算法的正确性,设计出基本的硬件设计电路结构,由此设计出基于R-LWE加密算法的硬件实现,得到硬件资源消耗。其次,根据R-LWE加密算法的特性,提出两种硬件上优化的方案,第一个是低比特位宽的离散高斯分布数据,能够节省硬件资源和减小密钥长度,并且最重要的是带来第二个优点,硬件乘法器的有效利用,这样可以在不增加太多资源的情况下,将计算的速度提高一倍,大大提高了加密效率。接着,本文还设计了基于数论变换（Number Theoretic Transform,NTT）的R-LWE加密算法硬件电路,分析了NTT算法的参数和模块复用方法,给出环多项式乘法的硬件结构和性能结果。然后设计了R-LWE加密方案的时域和频域算法,在硬件上实现后得到资源消耗,以及各种加密方案的对比。并且对以上所有算法的适用性进行了分析,得出结论。最后,对以上所有的硬件设计进行分析比较,提出加权统一化硬件资源比较方法,对于不同的方案设计的硬件资源消耗进行统一化,给出各个方案的分析和优缺点,结果表明了本文的设计在效率上都要优于同类型的其它设计方案。
姚艳[6]（2019）在《基于FPGA的混合加解密引擎设计与实现》文中进行了进一步梳理在通信环境中,采用密码算法是保障数据安全的有效手段。其中,以AES,3DES算法为代表的对称性密码算法,因其数据处理速度快、易于标准化等特点被广泛使用,但单一的密钥处理方式在传输中存在潜在的泄露危险。随着信息网络技术的高速发展,计算机需要在实现数据加解密的基础上提供更多的安全功能,对应的在硬件实现时,将多种功能的密码算法同时应用在板级资源上的传统方式会产生较大的系统功耗与逻辑资源消耗,不利于实际应用。针对以上问题,本文基于ARM核的ZYNQ-7000系列FPGA设计了一种高灵活性、低功耗、多功能的混合加解密引擎。该引擎同时支持数据加解密功能,密钥加解密功能与数据身份验证功能,并针对多算法占用系统资源问题,提出了动态可重构平台设计,实现了多种混合加解密功能的动态切换。主要内容如下:首先,确定混合加解密引擎的多加解密功能实现方案,分别对各个功能的算法模块进行设计,完成功能测试与硬件实现性能分析。在数据加解密方面,分别设计实现RSA-AES与RSA-3DES的两种混合加解密方式,供上位机进行选择。在数据完整性验证功能方面,针对数据处理量的大小,分别设计MD5算法的基本迭代结构与全流水线结构两种实现方式,并对两者的数据处理速度进行对比分析。为提高消息摘要的安全性,完成RSA-MD5的加解密设计。其次,设计混合加解密引擎的动态可重构功能实现方案。对比RSA-AES与RSA-3DES混合加解密方式的差异性,确定密码算法重构模块的分区大小。依据ZYNQ-7000系列FPGA的特点,分别完成可编程逻辑区域的动态可重构平台搭建与处理系统的软件设计,实现两种混合加解密功能的动态切换。最后,完成混合加解密引擎的系统搭建,通过串口通讯实现上位机与FPGA的数据传输与算法重构。在各个加解密功能独立设计并实现的基础上,建立加解密模块间的控制关系,对FPGA上的可重构区域进行逻辑约束完成整体的布局布线设计。以LABVIEW软件为平台设计上位机,在实现整体功能的仿真测试后,完成上位机的数据传输验证。针对资源消耗与重构速度两方面,对整体系统进行性能分析与对比,结果表明基于动态可重构技术的混合加解密引擎实现了多功能加解密,并且提高了系统灵活性,降低了逻辑资源消耗。
易哲为[7]（2019）在《SoC安全水印系统研究》文中提出随着信息技术的飞速发展,人们对信息安全的重视程度越来越高。芯片级安全是保障电子设备底层硬件安全的基础,越来越多的电子设备在满足功能性需求的基础上,加入芯片安全方面的考虑。集打印、扫描、复印和传真等功能于一体的多功能打印机是现代办公场景中常用的电子设备,打印设备的安全性成为了企业内部信息安全的重要一环,而打印主控芯片的安全是打印机安全性的根本保障。一般的打印主控芯片不具备抗攻击性,内部数据容易被窃取,也不具备对输出到纸或传输通道的数据的内容或版权信息的保护能力。因此,结合图像加密技术和芯片级安全防护技术,在抗攻击安全打印主控芯片中实现数字水印功能,形成SoC安全水印系统,可以增强多功能打印机的安全性。本文对安全芯片的背景和应用现状进行了介绍,列举了市面上典型的安全芯片类型,并分析不同类型的优劣势。本文对图像加密技术进行了综述,介绍了典型图像加密技术类型;简述了数字水印概念,并阐述了图像加密与数字水印的关系以及应用;设计了一个包括Arnold置换、SM4国密算法和二值图像异或加密三种加密模式的数字图像加密IP核,用于安全水印系统中实现图像加密功能。本文对芯片级安全防护技术进行了综述,根据芯片级攻击形式分类,分别非侵入式攻击、侵入式攻击和半侵入式攻击的典型攻击方式及防护措施进行了阐述;设计了抗攻击SM4国密算法硬件模块、调试接口安全认证模块、真随机数发生器模块、存储加密安全体系和安全启动控制器模块,用于安全水印系统抗多种类攻击的防护。本文提出了 SoC安全水印系统架构,集成安全模块与图像处理模块,实现数字图像加解密、数字水印嵌入与提取功能,并充分利用系统硬件资源创新性提出基于内容特征的图像防篡改安全功能。本文对设计的硬件模块及SoC安全水印系统进行EDA环境的功能性仿真验证,并对SoC安全水印系统进行FPGA板级验证。
陈翔宇[8]（2018）在《基于FPGA的多算法可重构加解密系统的设计》文中提出随着通信技术与计算机技术的不断发展,信息化成为整个社会的发展趋势,信息安全变得尤为重要。为提高数据传输的安全性与时效性,基于FPGA实现密码算法成为了目前的研究热点。由于算法不断优化,数据处理速度要求不断提高,FPGA需要使用更多的逻辑资源来满足相应技术指标。同时为了针对不同的应用环境与更高的安全性,需要加解密系统能够采用不同的密码算法对数据进行处理,但是在同一片上实现多种算法会使逻辑资源消耗进一步增加,资源利用率与系统灵活性降低。针对上述问题,本课题对FPGA实现密码算法时存在的数据处理速度与资源消耗优化平衡问题进行研究,同时基于FPGA与ARM处理器,研究动态可重构技术的实现方法,设计动态可重构控制平台,并将控制平台与多种算法相结合,形成多算法可重构加解密系统。主要研究内容如下:首先选定3DES、AES、RSA三种密码算法作为系统搭载的核心算法,并且为了优化平衡数据处理速度与资源消耗两项技术指标,针对算法的变换步骤以及处理函数进行优化设计,降低各个步骤实现时的资源消耗,同时对算法的数据处理结构及流程进行优化,设计多种结构进行对比分析,以最适合的设计方案获得更快的数据处理速度,优化处理性能与资源利用率。其次以动态可重构技术为核心,基于ZYNQ-7000系列FPGA设计一种多密码算法可重构过程的实现方法,以ZYNQ处理系统模块、数据互联模块、重配置处理模块等多个模块构成可重构逻辑平台,设计配置状态机控制可重构配置文件的动态写入过程,在核心控制器软件程序的调控下协同工作,形成动态可重构控制平台,控制多种算法进行重新配置与功能重构。最后为了验证研究成果,将控制平台与三种算法进行整合,构建多算法可重构加解密系统,并且基于LabVIEW设计控制上位机,测试系统功能与性能指标。实验结果表明,该设计能在片上其他功能正常工作的同时,以较高的配置速度完成算法切换,在保证系统稳定的前提下,降低片上的逻辑资源消耗,提高资源利用率与系统灵活性。
赵开兰[9]（2014）在《灵活可配的大数运算架构设计》文中研究说明现有基于大数运算的加密技术由于运算量庞大而使得加密速度缓慢,设计硬件加速器是解决该问题的主要方法。但现有的加速器架构可配性低,不够灵活。为了解决加速器硬件架构的灵活性问题,本文提出了一种新的层次化硬件架构,该架构可配度更高,加速效果更优,且采用资源复用技术减少了硬件资源开销。该架构包含四层：应用层、功能层、辅助运算层和硬件资源层。四层均可选择用硬件实现还是软件实现,若采用硬件实现,各层内的每个功能模块均可选择实现该功能或不实现该功能（功能块选择可配）。根据各层的实现方式不同该架构可配置为四种不同的实现模式：1层（硬件资源层）硬件实现和3层（应用层、功能层和辅助运算层）软件实现,即一层硬件三层软件模式；2层（辅助运算层和硬件资源层）硬件实现和2层（应用层和功能层）软件实现,即二层硬件二层软件模式；3层（功能层、辅助运算层和硬件资源层）硬件实现,1层（应用层）软件实现,即三层硬件一层软件模式；四层全部硬件模式。本文分别以一层硬件三层软件模式和三层硬件一层软件模式进行了实验,以证明该架构的优越性。一层硬件三层软件模式实验中硬件资源面积消耗仅0.15mm2,却可以同时用于RSA和ECC的实现中。在60MHZ的工作频率下以四块DSP并行处理可以对RSA加速24倍,1s可加密两次,而且模长越长加密性能越好。三层硬件一层软件模式实验采用资源复用技术以14%的额外硬件资源开销实现了在模频繁变化的环境下两倍于文献[8]的加密速度。实验结果显示本文所提出的大数运算硬件架构硬件资源开销小,运算速度快,不仅加密长度可配,而且实现模式可配,即使同一层内亦支持功能块选择可配。大大拓宽了其应用范围,缩短了开发周期。
彭阳,孟李林,李年,李莉[10]（2013）在《基于FPGA的高速加密卡设计与实现》文中研究表明为增强数据信息的安全性,设计了一种基于FPGA的高性能加密卡。该加密卡通过PCI Express总线与主机通信,由FPGA芯片内置的NiosII软核处理器和PCI-E硬核分别实现控制器模块与通信接口模块功能;采用SM1、RSA算法对数据进行加密或解密。将加密卡的数据通信和算法控制等功能集成在单片FPGA芯片上实现,优化了电路结构、提高了加密卡的稳定性和可靠性。实际测试结果表明,所设计的加密卡功能正确,运算速度快,达到了预期的目标,具有良好的应用前景。
二、基于DSP的高速RSA加解密实现（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、基于DSP的高速RSA加解密实现（论文提纲范文）
（1）基于FPGA的RSA快速加密IP核的设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 密码学概述 |
| 1.3 加密算法的现状 |
| 1.4 本文主要内容和组织结构 |
| 第二章 RSA密码算法研究 |
| 2.1 数学基础 |
| 2.1.1 质数、合数与互质关系 |
| 2.1.2 欧拉函数与欧拉定理 |
| 2.1.3 模反元素与模运算 |
| 2.2 RSA算法基本原理 |
| 2.2.1 密钥的选取与产生 |
| 2.2.2 信息的加解密 |
| 2.2.3 RSA公式论证 |
| 2.3 RSA算法实现方法 |
| 2.3.1 素数定理与素数检测 |
| 2.3.2 模幂算法 |
| 2.3.3 模乘算法 |
| 第三章 RSA系统的改进及优化 |
| 3.1 理论算法的改进及优化 |
| 3.1.1 参数选择与改进 |
| 3.1.2 模幂算法的选择与改进 |
| 3.1.3 模乘算法的选择与改进 |
| 3.2 大整数表示及运算 |
| 3.2.1 大整数表示 |
| 3.2.2 大整数运算 |
| 3.3 硬件设计的改进及优化 |
| 3.3.1 硬件设计简介 |
| 3.3.2 硬件设计中的优化策略 |
| 3.3.3 硬件设计中的改进方案 |
| 3.4 改进的RSA系统的优势 |
| 第四章 IP核的设计与验证 |
| 4.1 IP核技术简介 |
| 4.2 IP核总体设计 |
| 4.3 各功能模块设计与验证 |
| 4.3.1 RSA顶层模块 |
| 4.3.2 模幂模块 |
| 4.3.3 模乘模块 |
| 4.3.4 优化模块 |
| 4.3.5 大数基本运算模块 |
| 4.4 IP核的验证 |
| 4.5 IP核性能分析 |
| 第五章 总结与展望 |
| 5.1 工作总结 |
| 5.2 工作展望 |
| 参考文献 |
| 致谢 |
（2）基于FPGA的高性能RSA密码加速技术研究（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要研究内容 |
| 1.4 论文结构安排 |
| 第二章 RSA加速技术研究 |
| 2.1 RSA算法综述 |
| 2.1.1 RSA数学基础 |
| 2.1.2 RSA算法描述 |
| 2.2 模幂算法 |
| 2.3 中国剩余定理 |
| 2.4 模乘算法 |
| 2.4.1 蒙哥马利模乘算法介绍 |
| 2.4.2 蒙哥马利模乘的相关改进算法 |
| 2.4.3 改进蒙哥马利模乘算法间性能比较 |
| 2.5 本章小结 |
| 第三章 RSA加速器的算法研究与设计 |
| 3.1 改进后的基于CRT算法的模幂算法 |
| 3.2 高进制ME-RL模幂算法 |
| 3.3 非对称短整数并行蒙哥马利模乘算法介绍 |
| 3.3.1 多项式展开 |
| 3.3.2 模乘法和模约简交叉执行 |
| 3.4 改进模乘算法层面的性能对比 |
| 3.5 本章小结 |
| 第四章 RSA加速器的硬件研究与设计 |
| 4.1 RSA加速器系统设计 |
| 4.1.1 RSA加速器系统框架 |
| 4.1.2 RSA加速器内部多个RSA运算模块工作 |
| 4.1.3 RSA运算模块结构 |
| 4.2 模幂运算的硬件设计 |
| 4.3 模乘运算的硬件设计 |
| 4.3.1 蒙哥马利模乘单元的硬件架构 |
| 4.3.2 蒙哥马利模乘计算单元的硬件设计 |
| 4.3.3 模乘计算单元的硬件改进前后性能对比 |
| 4.4 RSA运算模块的多数据流水线工作 |
| 4.5 本章小结 |
| 第五章 性能对比及分析 |
| 5.1 测试平台和测试方案 |
| 5.1.1 测试平台 |
| 5.1.2 测试方案 |
| 5.2 RSA加速器的功能验证 |
| 5.2.1 整数并行蒙哥马利模乘算法的功能验证 |
| 5.2.2 RSA算法功能验证 |
| 5.3 RSA加速器的实验结果与性能分析 |
| 5.3.1 非对称短整数并行蒙哥马利模乘算法的性能对比与分析 |
| 5.3.2 RSA加速器的性能对比与分析 |
| 5.4 本章小结 |
| 第六章 总结与展望 |
| 6.1 论文总结 |
| 6.2 工作展望 |
| 参考文献 |
| 攻读硕士学位期间的学术活动及成果情况 |
（3）物联网环境下家庭用电数据安全监控系统的研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 缩略语对照表 |
| 符号对照表 |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外的研究现状与分析 |
| 1.2.1 物联网的研究现状 |
| 1.2.2 电力数据安全监控技术研究现状 |
| 1.2.3 家庭电耗监控系统的研究现状分析 |
| 1.3 研究创新以及全文安排 |
| 第2章 家庭用电数据安全监控系统需求分析及关键技术 |
| 2.1 家庭用电数据安全监控系统功能需求分析 |
| 2.1.1 系统安全需求 |
| 2.1.2 家庭用电数据安全监控系统服务需求 |
| 2.2 家庭用电数据安全监控系统关键技术与系统整体设计 |
| 2.2.1 物联网技术 |
| 2.2.2 无线通信技术 |
| 2.2.3 信息安全技术 |
| 2.2.4 嵌入式技术 |
| 2.2.5 边缘计算技术 |
| 2.2.6 家庭用电数据安全监控系统整体设计 |
| 2.3 本章小结 |
| 第3章 家庭用电数据安全监控系统硬件设计 |
| 3.1 Zig Bee无线通信模块与RFID合法认证模块 |
| 3.1.1 Zig Bee无线通信模块 |
| 3.1.2 RFID合法认证模块 |
| 3.2 用电数据捕获终端 |
| 3.2.1 用电数据采集模块 |
| 3.2.2 时间管理模块 |
| 3.2.3 混合加密模块 |
| 3.2.4 电能供应模块 |
| 3.3 路由节点与协议转换网关 |
| 3.4 本章小结 |
| 第4章 家庭用电数据安全传输方案研究 |
| 4.1 RFID合法认证方案 |
| 4.1.1 RFID合法认证方案设计 |
| 4.1.2 RFID合法认证方案安全性分析 |
| 4.2 混合加密方案 |
| 4.2.1 基于改进数字签名的混合加密方案设计 |
| 4.2.2 混合加密方案安全性分析 |
| 4.3 家庭用电数据安全传输方案测试 |
| 4.3.1 RFID合法身份认证方案测试 |
| 4.3.2 混合加密方案测试 |
| 4.4 本章小结 |
| 第5章 家庭用电数据安全监控系统边缘计算平台功能设计 |
| 5.1 边缘计算平台功能架构设计 |
| 5.2 边缘计算平台软件运行环境构建 |
| 5.3 家庭用户用电习惯获知方案 |
| 5.3.1 家庭用户用电习惯聚类分析的评价指标 |
| 5.3.2 家庭用户用电习惯获知算法的确定 |
| 5.4 边云协同工作模式 |
| 5.5 本章小结 |
| 第6章 家庭用电数据安全监控系统网站与APP设计 |
| 6.1 服务器的选择 |
| 6.2 数据库的选择 |
| 6.3 系统网站与移动终端APP的功能设计 |
| 6.4 系统网站与移动终端APP测试 |
| 6.4.1 用户请求响应速度测试 |
| 6.4.2 系统人机交互功能测试 |
| 6.5 本章小结 |
| 第7章 总结与展望 |
| 7.1 全文工作总结 |
| 7.2 未来工作展望 |
| 参考文献 |
| 附录 |
| 致谢 |
| 个人简历、攻读硕士学位期间发表的学术论文及研究成果 |
（4）基于UVM的非对称算法ip核的验证研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号对照表 |
| 缩略语对照表 |
| 第一章 绪论 |
| 1.1 研究意义及背景 |
| 1.2 国内外研究现状 |
| 1.3 研究内容与章节安排 |
| 第二章 UVM验证方法学与非对称算法 |
| 2.1 UVM验证方法学基础 |
| 2.1.1 UVM验证平台组成 |
| 2.1.2 UVM通讯方式 |
| 2.1.3 UVM验证平台的运行方式 |
| 2.1.4 UVM中的其它机制 |
| 2.2 非对称算法简介 |
| 2.3 本章小结 |
| 第三章 CE模块设计与验证需求分析 |
| 3.1 CE模块的功能描述与结构介绍 |
| 3.2 CE模块的接口与寄存器描述 |
| 3.2.1 CE模块外部端口描述 |
| 3.2.2 CE模块寄存器描述 |
| 3.3 CE模块的基本操作流程与任务描述符详解 |
| 3.3.1 CE模块的基本操作流程 |
| 3.3.2 任务描述符详解 |
| 3.4 非对称算法的原理与实现 |
| 3.4.1 RSA算法介绍 |
| 3.4.2 ECC算法介绍 |
| 3.4.3 SM2算法介绍 |
| 3.5 验证测试点的分解 |
| 3.6 本章小结 |
| 第四章 基于UVM的CE模块验证平台的设计与实现 |
| 4.1 UVM验证平台的搭建 |
| 4.1.1 验证平台总体框架 |
| 4.1.2 CE模块数据流描述 |
| 4.2 AHB子环境的搭建 |
| 4.2.1 AHB总线概述 |
| 4.2.2 AHB总线子环境创建 |
| 4.3 MBUS子环境的搭建 |
| 4.3.1 MBUS总线概述 |
| 4.3.2 MBUS总线子环境创建 |
| 4.4 CE子环境的搭建 |
| 4.4.1 配置config |
| 4.4.2 监视器monitor |
| 4.4.3 参考模型reference model |
| 4.4.4 计分板scoreboard |
| 4.4.5 事务类transaction |
| 4.4.6 转换器transformer |
| 4.5 激励发生器sequence的设计 |
| 4.5.1 寄存器激励ce_ral_sequence的设计 |
| 4.5.2 中断激励ce_ns/s_int_sequence的设计 |
| 4.5.3 总线激励ce_mbus_slave_sequence的设计 |
| 4.5.4 虚拟激励ce_test_virtual_sequence的设计 |
| 4.6 本章小结 |
| 第五章 平台运行与结果分析 |
| 5.1 验证环境目录介绍 |
| 5.2 脚本自动化的实现 |
| 5.3 测试用例与仿真结果分析 |
| 5.3.1 基本测试用例及分析 |
| 5.3.2 功能测试用例及分析 |
| 5.4 覆盖率分析 |
| 5.4.1 代码覆盖率分析 |
| 5.4.2 功能覆盖率分析 |
| 5.4.3 断言覆盖率分析 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 6.1 全文总结 |
| 6.2 未来与展望 |
| 参考文献 |
| 致谢 |
| 作者简介 |
（5）基于R-LWE加密算法的电路设计与优化（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 缩略词 |
| 第一章 绪论 |
| 1.1 课题研究背景和意义 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要内容和章节安排 |
| 第二章 R-LWE算法相关理论的分析 |
| 2.1 数学基础 |
| 2.1.1 格的定义 |
| 2.1.2 范数 |
| 2.1.3 格的困难问题 |
| 2.1.4 R-LWE问题 |
| 2.2 R-LWE公钥加密方案 |
| 2.2.1 公钥加密方案介绍 |
| 2.2.2 参数选择 |
| 2.2.3 加密方案错误率的分析 |
| 2.3 离散高斯采样算法的分析 |
| 2.3.1 各种离散高斯采样的方法 |
| 2.3.2 基于CDT离散高斯采样数据的计算 |
| 2.4 环多项式乘法算法的分析 |
| 2.4.1 Schoolbook乘法器 |
| 2.4.2 NTT乘法器 |
| 2.4.3 两种环多项式乘法算法的对比分析 |
| 2.5 本章小结 |
| 第三章 基于Schoolbook的R-LWE加密算法的设计 |
| 3.1 算法的软件参考模型 |
| 3.1.1 基于CDT的离散高斯采样算法 |
| 3.1.2 巴雷特约减算法及其改进 |
| 3.1.3 整体软件算法的设计 |
| 3.2 算法的硬件设计 |
| 3.2.1 硬件电路结构 |
| 3.2.2 资源消耗和结果分析 |
| 3.3 本章小结 |
| 第四章 改进的基于Schoolbook的R-LWE加密算法的设计 |
| 4.1 改进的算法策略 |
| 4.1.1 低比特位宽的离散高斯数据 |
| 4.1.2 硬件乘法器的有效利用 |
| 4.2 改进的环多项式乘法算法设计 |
| 4.2.1 硬件电路结构 |
| 4.2.2 资源消耗和结果分析 |
| 4.3 改进的R-LWE整体算法设计 |
| 4.3.1 硬件电路结构 |
| 4.3.2 资源消耗和结果分析 |
| 4.4 本章小结 |
| 第五章 基于NTT的R-LWE算法的设计 |
| 5.1 基于NTT的环多项式乘法器的设计 |
| 5.1.1 参数的选择 |
| 5.1.2 蝶形运算单元 |
| 5.1.3 NTT和逆NTT模块分析 |
| 5.1.4 硬件电路结构 |
| 5.1.5 资源消耗和结果分析 |
| 5.2 基于NTT的R-LWE整体算法设计 |
| 5.2.1 时域算法设计 |
| 5.2.2 频域算法设计 |
| 5.2.3 资源消耗和结果分析 |
| 5.3 不同算法的适用性分析 |
| 5.4 本章小结 |
| 第六章 加权统一化硬件资源比较方法 |
| 6.1 引入的背景和不同资源的权重 |
| 6.2 不同设计的硬件资源比较和分析 |
| 6.3 本章小结 |
| 第七章 总结与展望 |
| 7.1 本文工作总结 |
| 7.2 后续工作展望 |
| 参考文献 |
| 致谢 |
| 在学期间的研究成果及发表的学术论文 |
（6）基于FPGA的混合加解密引擎设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题来源及研究背景和意义 |
| 1.2 国内外研究现状及分析 |
| 1.2.1 加解密引擎的国内外研究现状 |
| 1.2.2 混合加解密的国内外研究现状 |
| 1.2.3 动态可重构技术的国内外研究现状 |
| 1.3 国内外文献综述的简析 |
| 1.4 主要研究内容 |
| 第2章 混合加解密引擎的基础原理 |
| 2.1 混合加解密相关知识 |
| 2.1.1 混合加解密 |
| 2.1.2 消息摘要 |
| 2.2 AES算法 |
| 2.2.1 AES的数学基础 |
| 2.2.2 AES的总体结构 |
| 2.2.3 AES的基本步骤 |
| 2.3 3DES算法 |
| 2.3.1 3DES的总体结构 |
| 2.3.2 DES的基本流程 |
| 2.4 MD5算法 |
| 2.5 RSA算法 |
| 2.5.1 RSA的数学基础 |
| 2.5.2 RSA的基本原理 |
| 2.6 动态可重构技术 |
| 2.7 本章小结 |
| 第3章 混合加解密功能设计与实现 |
| 3.1 RSA-AES混合加解密模块设计 |
| 3.1.1 总体结构 |
| 3.1.2 核心算法模块设计 |
| 3.1.3 控制模块设计 |
| 3.1.4 功能测试与资源分析 |
| 3.2 RSA-3DES混合加解密模块设计 |
| 3.2.1 总体结构 |
| 3.2.2 核心模块设计 |
| 3.2.3 功能测试与资源分析 |
| 3.3 MD5算法实现及优化 |
| 3.3.1 MD5基本迭代结构实现 |
| 3.3.2 MD5的全流水线结构实现 |
| 3.3.3 功能测试与对比分析 |
| 3.4 RSA-MD5加解密设计 |
| 3.5 本章小结 |
| 第4章 动态可重构功能设计与实现 |
| 4.1 ZYNQ-7000 系列FPGA |
| 4.2 混合加解密可重构方案设计 |
| 4.2.1 重构模块确定 |
| 4.2.2 整体结构设计 |
| 4.3 动态可重构平台设计 |
| 4.4 动态可重构软件设计 |
| 4.5 本章小结 |
| 第5章 系统构建与实验验证 |
| 5.1 混合加解密引擎的系统搭建 |
| 5.1.1 整体加解密实现过程 |
| 5.1.2 顶层模块的设计与例化 |
| 5.1.3 片上约束及布局布线 |
| 5.1.4 配置文件的生成 |
| 5.2 引擎上位机界面设计 |
| 5.3 系统功能测试与验证 |
| 5.3.1 时序仿真测试 |
| 5.3.2 上位机传输测试 |
| 5.4 性能对比与分析 |
| 5.4.1 总体资源消耗分析 |
| 5.4.2 动态可重构资源消耗分析 |
| 5.4.3 重构速度指标分析 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（7）SoC安全水印系统研究（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 选题的研究意义 |
| 1.2 安全芯片 |
| 1.2.1 安全芯片背景 |
| 1.2.2 安全芯片应用现状 |
| 1.3 本文工作与论文大纲 |
| 1.3.1 本文主要工作 |
| 1.3.2 论文大纲 |
| 2 数字图像加密技术综述及其硬IP核设计 |
| 2.1 数字图像加密技术概述 |
| 2.2 经典数字图像加密技术类型 |
| 2.2.1 基于ARNOLD变换的置乱加密技术 |
| 2.2.2 基于混沌系统的图像加密技术 |
| 2.2.3 基于现代密码体制的图像加密技术 |
| 2.3 安全水印系统中的图像加密 |
| 2.3.1 数字水印技术概述 |
| 2.3.2 安全水印系统中图像加密需求分析 |
| 2.4 数字图像加密IP核设计与验证 |
| 2.4.1 数字图像加密IP核设计 |
| 2.4.2 数字图像加密IP核仿真验证 |
| 2.5 本章小结 |
| 3 芯片级安全防护技术综述及安全模块设计 |
| 3.1 芯片级安全防护技术概述 |
| 3.2 芯片攻击类型及防护措施 |
| 3.2.1 非侵入式攻击及其防护 |
| 3.2.2 侵入式攻击及其防护 |
| 3.2.3 半侵入式攻击及其防护 |
| 3.3 芯片级抗攻击安全模块设计与验证 |
| 3.3.1 抗攻击SM4国密算法硬件模块 |
| 3.3.2 调试接口安全认证模块 |
| 3.3.3 真随机数发生器模块 |
| 3.3.4 存储加密模块及其安全体系 |
| 3.3.5 安全启动控制器模块 |
| 3.4 本章小结 |
| 4 安全水印系统设计及验证 |
| 4.1 安全水印系统设计 |
| 4.1.1 安全芯片系统级架构 |
| 4.1.2 系统级地址区域与存储规划 |
| 4.1.3 各模块列表及其功能描述 |
| 4.1.4 安全水印功能设计 |
| 4.2 安全水印系统前仿验证 |
| 4.2.1 仿真验证平台 |
| 4.2.2 前仿验证计划 |
| 4.2.3 前仿验证过程及结果分析 |
| 4.3 安全水印系统板级验证及评估 |
| 4.4 本章小结 |
| 5 总结与展望 |
| 5.1 总结 |
| 5.2 展望 |
| 6 参考文献 |
| 作者简历 |
（8）基于FPGA的多算法可重构加解密系统的设计（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 绪论 |
| 1.1 课题来源及研究背景和意义 |
| 1.2 国内外研究现状及分析 |
| 1.2.1 可重构技术的国内外研究现状 |
| 1.2.2 可重构加密的国内外研究现状 |
| 1.3 主要研究内容 |
| 第2章 可重构技术与密码算法的基础知识 |
| 2.1 可重构技术 |
| 2.2 3DES算法 |
| 2.2.1 DES算法的整体结构 |
| 2.2.2 初始/逆初始置换 |
| 2.2.3 密钥扩展 |
| 2.2.4 F(R,K)函数 |
| 2.3 AES算法 |
| 2.3.1 AES算法的整体结构 |
| 2.3.2 AES算法的基本步骤 |
| 2.3.3 AES算法的密钥扩展 |
| 2.4 RSA算法 |
| 2.4.1 RSA算法的数学基础 |
| 2.4.2 RSA算法的原理 |
| 2.5 本章小结 |
| 第3章 三种算法的FPGA实现与性能优化 |
| 3.1 3DES算法的优化设计与实现 |
| 3.1.1 密钥扩展的优化设计 |
| 3.1.2 F(R,K)函数的优化设计 |
| 3.1.3 逻辑复用迭代结构的设计与实现 |
| 3.1.4 全流水线结构的设计与实现 |
| 3.1.5 多级流水线复用结构的设计与实现 |
| 3.2 AES算法的优化设计与实现 |
| 3.2.1 字节置换优化 |
| 3.2.2 列混合优化 |
| 3.2.3 基本迭代结构的设计与实现 |
| 3.2.4 五级流水线结构的设计与实现 |
| 3.2.5 十级内外混合流水线结构的设计与实现 |
| 3.3 RSA算法的优化设计与实现 |
| 3.3.1 RSA算法原理分析 |
| 3.3.2 大数模幂运算的优化 |
| 3.3.3 模乘运算的优化设计与实现 |
| 3.3.4 RSA算法模块的设计与实现 |
| 3.4 本章小结 |
| 第4章 动态可重构控制平台的设计与实现 |
| 4.1 ZYNQ-7000 系列FPGA |
| 4.2 动态可重构控制平台的整体结构 |
| 4.3 可重构逻辑平台的设计实现 |
| 4.4 基于ARM处理器的核心控制器的设计 |
| 4.5 本章小结 |
| 第5章 系统构建与实验验证 |
| 5.1 多算法可重构加解密系统的构建及实现 |
| 5.1.1 顶层模块的设计与例化 |
| 5.1.2 系统资源的片上约束 |
| 5.1.3 系统资源的布局布线 |
| 5.1.4 配置文件的生成 |
| 5.2 系统控制上位机的设计 |
| 5.3 系统功能测试与验证 |
| 5.4 指标分析 |
| 5.5 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表的论文及其它成果 |
| 致谢 |
（9）灵活可配的大数运算架构设计（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 大数运算的背景及意义 |
| 1.2 国内外研究动态 |
| 1.3 研究目标和内容 |
| 1.4 研究方法 |
| 1.5 预期成果及创新点 |
| 第2章 RSA & ECC算法 |
| 2.1 密码学概述 |
| 2.1.1 密码学的发展 |
| 2.1.2 密码体制分类 |
| 2.2 RSA公钥加密算法 |
| 2.2.1 RSA算法简介 |
| 2.2.2 RSA算法描述 |
| 2.2.3 RSA用到的数论知识 |
| 2.2.4 RSA存在的缺点 |
| 2.2.5 RSA常见攻击方式 |
| 2.3 ECC(椭圆曲线加密)算法 |
| 2.3.1 椭圆曲线 |
| 2.3.2 椭圆曲线上的点加 |
| 2.3.3 椭圆曲线上的点乘 |
| 2.3.4 椭圆曲线加密算法描述 |
| 2.3.5 ECC与RSA的算法比较 |
| 2.4 RSA,ECC与大数运算 |
| 2.4.1 RSA与大数运算 |
| 2.4.2 ECC与大数运算 |
| 2.4.3 共通性 |
| 2.5 本章小结 |
| 第3章 灵活可配的大数运算层次化架构 |
| 3.1 现有大数运算的加速方法 |
| 3.2 灵活可配的大数运算层次化架构 |
| 3.2.1 资源复用 |
| 3.2.2 灵活性 |
| 3.2.3 可配性 |
| 3.3 本章小结 |
| 第4章 一层硬件三层软件模式研究与实现 |
| 4.1 一层硬件三层软件模式简介 |
| 4.2 一层硬件三层软件模式实现 |
| 4.3 硬件 |
| 4.4 软件 |
| 4.5 软硬件接口 |
| 4.6 实验结果 |
| 4.7 本章小结 |
| 第5章 三层硬件一层软件模式研究与实现 |
| 5.1 三层硬件一层软件模式的研究意义 |
| 5.2 算法描述 |
| 5.2.1 偶数模逆算法 |
| 5.2.2 基-64 MMM算法 |
| 5.2.3 C算法 |
| 5.3 硬件架构 |
| 5.3.1 RSA层次化资源复用架构 |
| 5.3.2 模逆架构 |
| 5.3.3 蒙哥马利模乘架构 |
| 5.3.4 C算法实现 |
| 5.4 实验结果 |
| 5.5 本章小结 |
| 第6章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 作者简历 |
（10）基于FPGA的高速加密卡设计与实现（论文提纲范文）
| 1 加密卡设计 |
| 1.1 加密卡硬件结构 |
| 1.2 FPGA内部电路 |
| 1.2.1 PCI-E总线接口 |
| 1.2.2 NiosII软核设计 |
| 1.2.3 RSA算法设计 |
| 1.2.4 SM1接口电路设计 |
| 2 设计实现 |
| 3 结束语 |
四、基于DSP的高速RSA加解密实现（论文参考文献）
- [1]基于FPGA的RSA快速加密IP核的设计与实现[D]. 乔康乾. 河北大学, 2021(09)
- [2]基于FPGA的高性能RSA密码加速技术研究[D]. 程碧倩. 合肥工业大学, 2021(02)
- [3]物联网环境下家庭用电数据安全监控系统的研究与实现[D]. 王彬任. 湘潭大学, 2020(02)
- [4]基于UVM的非对称算法ip核的验证研究[D]. 王晨昱. 西安电子科技大学, 2020(05)
- [5]基于R-LWE加密算法的电路设计与优化[D]. 范赛龙. 南京航空航天大学, 2020(07)
- [6]基于FPGA的混合加解密引擎设计与实现[D]. 姚艳. 哈尔滨工业大学, 2019(01)
- [7]SoC安全水印系统研究[D]. 易哲为. 浙江大学, 2019(01)
- [8]基于FPGA的多算法可重构加解密系统的设计[D]. 陈翔宇. 哈尔滨工业大学, 2018(02)
- [9]灵活可配的大数运算架构设计[D]. 赵开兰. 浙江大学, 2014(07)
- [10]基于FPGA的高速加密卡设计与实现[J]. 彭阳,孟李林,李年,李莉. 电子科技, 2013(06)