一、Hynix推出0.16微米工艺DDR内存（论文文献综述）
余滔[1]（2021）在《CSNS能量分辨中子成像谱仪数据读出方法研究》文中研究说明制造业的发展对于经济的发展意义重大,一个国家制造业的发展水平体现出其生产力发展水平。从第一次工业文明开始,机器逐步代替手工成为制造业中的主要生产力,世界主要强国的发展历史都有力地证明,制造业的发展将极大地促进国家和民族的强盛。能量分辨中子成像谱仪根据中子特性设计瞄准新兴产业和现代制造业中新能源、新材料、高端装备制造等领域的材料和器/部件在研发与设计、加工制造、运行与服役性能评价等应用环节的需求。谱仪将为解决若干瓶颈问题和关键科学技术问题提供科学数据支撑。中子不带电,不与物质核外电子相互作用。呈现波动性的中子可以与物质微观结构相互作用,可以类比人们所熟知的X射线的探测原理对物质进行探测,中子是研究微观世界原理的有力手段。中子在分辨轻元素、同位素和近邻元素方面表现出独特的优势。此外,中子与样品的相互作用不会破坏样品内部结构,因此中子探测成为探测具有活性的生物样品的有效手段,中子波长短,对于研究物质微观结构的微小变化具有优势。随着中子源的不断发展,中子束流强度不断提高,中子散射技术已经广泛地应用在物质微观原理、化学材料结构、地质历史、生物医学等领域。近十年来,一系列新的成像概念,更多地利用中子辐射的独特特性来实现图像对比,有望进一步扩大成像研究的潜在应用。一些主要的技术发展包括:能量选择性（单色）成像、布拉格边缘成像、极化中子成像和中子共振吸收成像。值得注意的是,布拉格边缘成像是一种能量选择方法,有时也被称为能量分辨成像,与其他中子成像不同,其不仅对成像空间分辨有较高要求,而且由于其能量选择的特性,对时间分辨也有较高要求,成为近年来研究的重点。随着中子源束流强度的提高,能量分辨中子成像样品处束流强度也不断提高,针对中子成像能量分辨中子成像谱仪不同探测器的特性需要设计适合的数据读出方法。本论文聚焦中国散裂中子源能量分辨中子成像谱仪的数据读出方法预研,针对中国散裂中子源能量分辨中子成像谱仪高事例率、高时间分辨、高空间分辨、探测器系统规模大的特点,研究其数据读出方法。本论文在调研国际上相关谱仪及其读出电子学设计的基础上,提炼出能量分辨中子成像谱仪高事例率信号转换、高速实时数据处理、高速大规模数据传输三个关键问题,提出了适用于高事例率能量分辨中子成像探测器特点的实时数据读出方法。中子成像探测器前端电子学采用Timepix3芯片实现探测器信号的读取,具有高密度感光单元的Timepix3保障谱仪系统具有高空间分辨,其高速数据读出接口及独特的基于事件的数据读出机制保障谱仪系统具有高事例率转换能力与高时间分辨。衍射闪烁体探测器通道与数目众多,采用专用集成芯片MaPMTv10实现前端高通道数的数据读出。能量分辨中子成像谱仪由中子成像探测器与衍射闪烁体探测器组成,系统探测器众多,读出电子学系统采用嵌入式架构,Zynq系列片上系统集成软件可编程的ARM端,同时FPGA（Field Programmable Gate Array）端可以实现硬件端编程,利用片上系统的可编程逻辑端高速实时计算能力实现实时数据处理,基于片上系统的处理器系统端搭建嵌入式系统完成数据上传,读出电子学引入WR（White Rabbit）授时系统与中子脉冲ID（Identity Document）系统实现系统时钟与数据同步。本论文对电子学原型电路进行了功能与性能测试,各电子学模块性能指标均满足设计要求。适用于能量分辨中子成像探测器特点的高速读出方法实现了 3×106 n/cm2/s有效事例率、透射最佳波长分辨电子学贡献优于0.2%的中子成像数据读出。基于硬件的实时多重计数与像素数据处理方法实现了可灵活配置多重计数判选条件的FPGA多重计数处理逻辑、图像与能谱实时统计逻辑,使得处理后的成像分辨率提升。
刘紫璇[2]（2019）在《兼容DDR3和DDR4存储器标准的接口电路设计》文中研究说明近年来随着集成电路产业不断发展壮大,电子设备更新迭代速度激增,存储器技术的发展也是突飞猛进。在Intel Celeron系列和AMD K6处理器以及相关的主板芯片组被推出后,扩展数据输出内存（Extended Data Out Dynamic Random Access Memory,EDO DRAM）性能无法与处理器匹配,处理器需要更高标准的内存来满足其需求,由此存储器技术进入同步动态随机存取内存（Synchronous Dynamic Random Access Memory,SDRAM）阶段。随着存储器技术水平的不断提高,对其内存接口的要求也越来越高,需要设计出与其功能匹配、性能更优的双倍速率（Double Data Rate,DDR）内存接口电路。本文设计了一款兼容DDR3和DDR4存储器标准的接口电路。首先概括了存储器以及存储器接口的发展史,阐述了国内外对于接口电路的研究现状;其次介绍了接口电路基本理论,对文中用到的DDR3接口标准,短截线串联端接逻辑（Stub Series Termination Logic,SSTL）和DDR4接口标准,“伪开漏”（Pseudo Open Drain,POD）进行了详细研究和异同比较,对片上终端电阻（On Die Termination,ODT）匹配技术和片外驱动（Off Chip Driver,OCD）阻抗匹配技术的意义和原理进行了介绍;论文重点设计了ZQ校准模块、输入I/O模块和输出I/O模块,并对各个模块进行了仿真验证。论文的创新工作主要体现在:1)针对常见接口电路中ZQ校准只适用于单一标准的不足,设计出一款可兼容DDR3和DDR4两种存储器标准的ZQ校准电路,通过编码控制使用不同数量的驱动单元与外部电阻进行校准,实现片内终端阻抗/输出阻抗与预期值的差值保持在±4%;2)针对DDR4电压标准下调以及传输速率提高以后,以往的输入接收器不能接收高速数据的问题,通过采用一组差分对结构以及仅在输入端使用厚栅型晶体管,而在其余位置使用薄栅型晶体管的方法,设计了一款新型的DDR4输入接收器电路,该电路最高工作频率可达到1333MHz,输出信号可保持良好的占空比;3)针对传统的电平转换电路只能在特定电压下进行转换,并且传输信号速度慢的缺点,设计了一款新型的电平转换器,可兼容DDR3和DDR4两种存储器电压标准,通过参考传统电平转换电路,加入快速响应模块和占空比调节模块,使电路在DDR3模式下最高工作频率可达到1066MHz,在DDR4模式下最高工作频率可达到1333MHz,在两种模式下对于不同的I/O电源电压,输出信号占空比都能保持在50%±1%。所设计的接口电路采用UMC 28nm工艺,电压范围在1.0V1.5V,工作温度在-40℃125℃。通过Spectre软件的仿真验证,结果表明,该接口电路能够完成DDR3和DDR4存储器与CPU间的通信,作为输入I/O时,电路在DDR3模式下,可接收来自片外信号的最高频率为1066MHz;在DDR4模式下,可接收来自片外信号的最高频率为1333MHz。作为输出I/O时,电路在DDR3模式下,可向片外传输信号的最高频率为1066MHz;在DDR4模式下,可向片外传输信号的最高频率为1333MHz。
徐实[3]（2018）在《面向大规模HPC新型互连网络芯片体系结构与关键技术研究》文中进行了进一步梳理采用目前高速互连技术构建百亿亿次量级（E级）系统将面临系统功耗难以承受、网络拓扑难以实现、延迟显着增加、系统可靠性难以承受、互连网络工程化密度难以提高等诸多挑战。因此需要探索新的互连技术,包括更高阶交换芯片、融合互连体系结构、新型光电互连交换技术等来有效改善互连网络性能,降低互连系统功耗,改善整个系统可靠性及可扩展性。本文通过分析国内外高性能互连网络以及相关核心技术现状,将主要围绕高阶互连交换芯片结构及容错技术、面向内存互连网络体系结构的高速通信接口优化技术、以及下一代100Gbps光串行接口收发器技术及可扩展光交换技术等方面开展研究,以期取得关键技术突破,缓解E级系统通信墙问题,高效支撑E级应用。本文取得的主要贡献和创新点如下:（1）高阶互连路由交换芯片结构及容错关键技术针对更高阶路由器体系结构硬件复杂性大、可扩展性弱、缓冲资源受限、系统鲁棒性差等问题,提出了一种基于聚合瓦片的高阶交换芯片路由器微体系结构（ATR）,并提出了基于M/D/1排队理论模型的瓦片性能解析优化方法,能将64阶路由交换芯片存储开销及全局总线开销分别降低40%50%,同时可获得YARC结构98%左右的饱和吞吐率及交换延迟性能。基于聚合瓦片交换结构,在交叉开关调度方面设计了一种面向高阶交换的公平性波阵面仲裁调度算法,仅利用较少开销实现了时序快、吞吐率高、仲裁公平等特点,与传统DRRM算法比报文平均调度时间和平均响应时间降低约15%和21%;在协议及流控制机制方面,提出了分布式分级路由及动态多队列流控制机制有效缓解了路由器缓冲和输入缓冲资源紧张问题,并最大限度地保证缓冲区按需分配;在容错机制方面,设计了智能化网络管理引擎,并提出了故障检测和故障恢复智能算法,允许自动维持故障场景下的网络稳定性,并相对re-coil路由策略和U-turn路由策略具有更好的网络性能。（2）面向内存互连网络的高速通信互连接口优化关键技术面向高性能计算、大数据、云计算、认知计算等需求,研究E级高性能计算机融合互连网络结构以提供低延迟高可靠带宽平衡的数据访问能力。围绕内存网络体系结构及高速通信互连接口技术,首先面向国产多核处理器提出了一种适应大数据处理的内存网络体系结构,利用内存和互连紧耦合设计无需经过PCI-E接口,有效降低了数据传输开销,同时还能为大数据处理计算系统提供大量内存共享能力。其次提出了内存网络存储控制器中高速通信互连接口结构及优化技术,包括:精简的链路层协议、串行和源同步技术相结合的多组并行总线通道技术、“读命令优先”和“推断写”命令调度技术、多通道并行总线低延迟偏斜结构及虚拟活跃页缓冲器优化技术等。优化后高速通信互连接口能匹配两个存储通道DDR带宽。通过对合成负载和真实负载两种负载在国产处理器平台上测试表明互连接口最高有效带宽为14GB/s,64线程Stream测试激励下总访存带宽为96.99 GB/s,内存访问延迟仅约150ns。虚拟活跃页缓冲器结构能使64线程Stream Open MP程序访存带宽提高16.86%,NPB-MPI程序执行速度提升6%。（3）100Gbps光串行接口收发器技术及可扩展光交换技术针对目前高速互连芯片50Gbps串行接口在功耗密度、资源面积、信号完整性等方面限制因素,开展对100Gbps光串行接口收发器技术研究。基于近年来低插入损耗的硅光子开关获得突破进展,提出一种新的光路时分复用（OTDM）方案,利用级联高速光开关在光路上实现多路的分时复用和解复用,将多路低码率位流复用到单路高波特率光链路上,实现了100GBaud传输。通过引入暗调制模式统一传输链路上的信号幅度,解决跨时钟周期串扰问题,进一步实现5路25Gbps信号的分时复用,将单一波长光载波上实现的传输带宽进一步提升到125Gbps。其次利用光交换低功耗和高阶特性搭建大规模网络解决可扩展性问题。提出了一种基于阵列波导光栅路由器的高性能互连网络架构,通过波长聚合和波长复用构造嵌套分层次2D树拓扑架构,减少了系统所需波长总数,使用8个波长构造一个262144结点规模的系统互连。在一个100000结点的系统中,阵列波导光栅路由器（AWGR）互连网络所需的光纤和交换机数量只有胖树的50%和35%。总功耗仅胖树的40%左右。
刘洋[4]（2017）在《基于ZYNQ的智能室内种植箱系统的研究与设计》文中指出现代科技日新月异,社会生产力迅速提高,然而科技这把双刃剑带来了诸如全球变暖、雾霾等环境变化。研究如何改善环境质量具有重要的意义,其中如何高效的改善室内办公或者居住的空气质量最受关注。目前,多数空气净化器采用物理化学方法实现室内空气质量的改善,然而在信息化、智能化发展的大趋势下,人们对新兴产品设备有了新的定义,上述方式终将被时代所淘汰。为了改善室内环境,针对现有室内环境检测和净化产品形式单一、功能简单和智能化程度不高等不足,本文研究了室内无土栽培技术,结合嵌入式技术、数据和图像采集技术、传感器技术、物联网技术,提出了一种新型的解决方案,即通过种植绿色蔬菜生物学的方式来改善室内空气环境,并设计了一种基于ZYNQ的嵌入式智能种植箱系统,该系统智能化程度较高、功能完善、方便高效、性能优良。该系统主要由图像采集模块、环境检测模块、蔬菜培育模块、智能控制模块、WiFi（Wireless Fidelity）模块、后台服务器等组成。环境检测模块用来检测室内和设备内部的环境,当发现设备内部空气质量明显高于室内空气质量时,将启动控制模块进行空气交换,达到改善空气质量的目的,同时检测设备内温度,使其控制在蔬菜生长适宜的范围内;图像采集模块是用来分析蔬菜生长状态并通过WiFi模块发送给安卓在线用户,通过WiFi模块使安卓用户能随时随地观察和控制设备。本文针对传统嵌入式系统进行功能升级时需要重新设计硬件主控的不便,对ARM + FPGA的异构系统和嵌入式Linux系统进行了深入研究,采用ZYNQ软硬件协同设计的方式进行设计,大大地提高了系统的实时性与功能拓展能力。经测试验证,该系统架构稳定、智能化程度较高、可控性好、实时性能优良、功能可拓展性高,达到了预期功能,具有实现高效、环保的改善室内环境质量的能力。
冯杰[5]（2013）在《基于TMS320DM6446的目标跟踪硬件系统研究》文中进行了进一步梳理近年来,随着视频处理技术以及模式识别的飞速发展,目标跟踪技术已经在军事、安全、交通运输等行业取得了广泛的运用。与此同时,大量的视频流处理以及日益庞大的算法运算量也对视频处理的硬件平台提出更高的要求。传统的目标跟踪系统通常基于PC机来实现,这种系统虽然具有很高的处理速度,但高成本、高功耗、大体积等因素往往限制了其应用范围,使用价值并不太高。本文以TI公司的达芬奇芯片TMS320DM6446为核心处理器构建一个高性能、低功耗、便携性良好的目标跟踪系统。本系统将获取的模拟视频信号经视频解码器解码之后送给核心处理器进行处理,处理器根据目标跟踪算法提取运动目标的位置矢量信息,并利用这些信息控制云台的转动以达到实时跟踪的目的；另一方面,将处理之后的视频信号压缩打包利用以太网传输到远端的监控中心。本文的主要工作内容为：根据目标跟踪系统的特点,提出整体的系统解决方案。依据解决方案将系统原理图划分为视频输入、外围存储器、视频传输、云台控制等八大功能模块。之后便进行系统的PCB设计,但伴随着信号边沿速率越来越高,随之带来了诸如信号反射、振铃、串扰等一系列信号完整性问题。因此本文对信号的反射、串扰、电源完整性以及后面的时序分析进行详细的论述和探讨,通过仿真得出的约束条件来指导后面的布局布线,最后通过后仿真验证之前进行的PCB设计是否满足系统要求。
卢宇[6]（2008）在《基于DaVinci DSP的DVR系统硬件设计》文中认为随着数字技术的快速发展,数字化视频监控越来越受到市场的关注,同时,市场也对主要面向监控领域应用的数字视频录像机（Digital Video Recorder,DVR）提出了更高的要求,如图像质量、编码效率、成本控制等。本文回顾了视频监控发展的历史,并介绍了视频监控的现状和发展趋势,详细论述了基于DaVinci DSP DVR系统的硬件设计和流程,包括系统需求分析、总体架构设计、各功能单元原理设计、PCB仿真设计和系统调试。针对现在市场对于DVR系统高性价比的要求,在TI新近投放市场的DaVinci DSP TMS320DM6435、TMS320DM6433和IDT公司的嵌入式处理器79RC32K438基础上,结合其它一些外围器件开发的高性价比的DVR系统。本文在分析了DVR的市场需求及其产品自身功能特点的基础上,确定了系统的硬件架构。系统主要完成视频的编解码、硬盘存储和网络传输,此外还实现诸如音频输入输出、USB、VGA、RS232、RS485、DIDO等多种功能。论文对IDT嵌入式处理器79RC32K438和TI DaVinci DSP的性能特点作了具体描述,并详细介绍了DSP与处理器、处理器与其它外围器件的通信接口。全文共分5个章节:第一章介绍了课题的背景,并且提出了课题,明确了课题内容和任务。第二章介绍了DVR系统总体方案设计。第三章论述了DVR系统各功能单元的原理设计。第四章论述了系统的PCB布局、布线和仿真以及调试。第五章总结课题的工作,并对DVR系统的发展趋势进行了展望。
马国华[7]（2007）在《火箭发动机动态参数采集系统的设计》文中进行了进一步梳理现代动态参数测试技术在火箭发动机发展中起着越来越重要的作用。本文根据某火箭发动机动态参数测试系统的要求,设计并实现了基于PCI总线的2通道动态参数采集系统。最高采样率为10Msps,采样精度12位,单通道数据存储容量32MByte。采集系统包括数据采集卡和上位机软件平台。数据采集卡根据软件的指令执行数据采集、存储和传输操作;软件平台实现硬件模块的驱动、采集过程控制和数据处理。硬件模块中,采用AD9238实现模数转换,并将转换后的数据存储在DDR SDRAM中;由FPGA实现采集控制,实现了基于FPGA的DDR控制器接口。使用DDR存储器芯片作为缓存,提高了存储速度和存储容量。PCI接口芯片选用PCI9030。控制程序采用模块化的设计方法,用VHDL实现电路行为的描述,采用状态机控制整个流程,实现对各路控制信号的同步。利用TimeQuest Timing Analyzer进行时序约束和分析,消除了设计中的违规时序,提高了系统的稳定性和可靠性。软件采用LabWindows/CVI作为开发平台,所设计的人机交互界面友好,且具有开发时间短、功能易扩展等特点。包括数据采集、波形显示、数据处理及波形存储和回放等模块。利用动态链接库（DLL）技术调用VC++生成的驱动程序包,实现对采集过程的控制,包括模块查找、参数设置和数据传输等。数据处理程序实现了对采集数据的时域和频域分析,并能将二进制数据文件转变为文本文件,供以后的存档或打印等操作。经测试,系统指标达到了设计要求。
张东[8]（2007）在《基于FPGA与DDR2-SDRAM的高速实时数据采集系统的设计与实现》文中研究指明数据采集处理技术是现代信号处理的基础，广泛应用于雷达、声纳、软件无线电、瞬态信号测试等领域。随着信息科学的飞速发展，人们面临的信号处理任务越来越繁重，对数据采集处理系统的要求也越来越高。近年来FPGA由于其设计灵活性、更强的适应性及可重构性，结合SDRAM的高速、大容量、价格优势，在设计高速实时数据采集系统时受到了广泛的关注。本课题重点研究了基于FPGA与DDR2-SDRAM的高速实时数据采集系统的设计与实现技术，为需要大容量存储器的系统设计提供了新的思路。在深入研究了DDR2-SDRAM器件的基本构造与工作原理的基础上，结合成熟的商业化IP核，提出了基于FPGA与DDR2-SDRAM的高速实时数据采集系统的设计方案，并从总体设计构想到各逻辑细节实现都进行了详细描述。根据DDR2-SDRAM的特点，选择合适的内存调度方案，采用Verilog HDL语言设计实现了该高速实时数据采集系统，并对系统功能进行验证与分析，结果表明本设计完全能够满足系统的性能指标。
唐凤英[9]（2007）在《IT业内存芯片市场企业的博弈分析》文中提出本文应用博弈论的相关方法（一次性博弈时,主要应用以产量为竞争策略的古诺模型和斯塔克伯格模型）,分析内存芯片市场的企业在不同博弈结构中的不同决策,由此引起的不同得益;解释芯片大厂在短期博弈中总是时而合作时而背弃盟约,最终都争先突破限额的真正原因;重复博弈时,企业在什么样的情况下选择合作,什么情况下选择收获眼前利益;最后对企业获得最大得益的决策进行限制博弈,如果在没有反垄断法限制的国家,应用模型分析出在没有外部强制力的情况下,使这些芯片厂商维持合作的方法,从而最终获得最大的垄断利润;而在有垄断法限制的国家,只能进行非合作博弈,在非合作博弈中,涉及进入新产品市场的问题,本文将多寡头古诺模型和斯坦克伯格竞争模型进行对比分析,得出了芯片企业在什么情况下积极开发新产品有利,什么情况下做追随者更有利的重要结论。The most important of this article is to use related technique of Game Theory toanalyze different choice in specific Game structure of each company in memory chipmarket,and different profit;to interpret the reason why chip companies are not beloyal with others;to interpret when companies choose to co-operate and whenprefers short-term profit in repeated Games;and use a limited Game Theory model todraw a conclusion of how to gain the maxim profit in markets where is noanti-monopoly law.On the contrary,if there are clauses of anti-monopoly law,wecompare N-Cournot with N- Stackberg and obtain when chip companies shoulddevelop new products and when to follow to benefit themselves most.
赵效民[10]（2004）在《讲述XDR内存自己的故事》文中研究说明 Hi,大家好,我叫XDR DRAM,也就是最近很多人在谈论的XDR内存。最近我看了不少关于介绍我的文章,但都觉得不太正确,有的甚至想把我“捧杀”所以我今天做客《PC DIY》,希望能借此机会让大家进一步了解我,客观地认识我。一、我的身世对于我,可能很多人会比较陌生,但是我姐姐——Rambus DRAM可是家喻户晓的人物。1995年12月,我姐姐正式亮相,由于天资聪颖,结果被一个大款看上了——他就是Intel。在Intel的慷慨资助下,我姐姐在1999年义无反顾的迈向了PC舞台但噩梦也从此开始。由于爸爸Rambus财迷心窍,一心想靠姐姐赚钱,谁请姐姐演出都要付出不小的费
二、Hynix推出0.16微米工艺DDR内存（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、Hynix推出0.16微米工艺DDR内存（论文提纲范文）
（1）CSNS能量分辨中子成像谱仪数据读出方法研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第1章 背景介绍 |
| 1.1 中子及中子源 |
| 1.1.1 中子及其应用 |
| 1.1.2 中国散裂中子源 |
| 1.2 中子成像方法 |
| 1.2.1 传统中子成像 |
| 1.2.2 光栅干涉成像 |
| 1.2.3 极化中子成像 |
| 1.2.4 能量分辨中子成像 |
| 1.3 能量分辨中子成像探测器 |
| 1.3.1 气体探测器 |
| 1.3.2 闪烁体探测器 |
| 1.3.3 半导体探测器 |
| 1.4 中国散裂中子源能量分辨中子成像谱仪 |
| 1.5 本论文研究内容及结构安排 |
| 第2章 位置灵敏中子成像探测器数据读出方法调研 |
| 2.1 一维位置灵敏中子成像探测器数据读出方法调研 |
| 2.2 二维位置灵敏中子成像探测器数据读出方法调研 |
| 2.2.1 并行数据读出方案 |
| 2.2.2 采用ASIC降低数据读出通道 |
| 2.3 像素结构中子成像探测器数据读出方法调研 |
| 2.3.1 采用CCD的数据读出方案 |
| 2.3.2 采用ASIC的数据读出方案 |
| 第3章 能量分辨中子成像谱仪数据读出方法研究 |
| 3.1 系统需求分析 |
| 3.1.1 探测器信号分析 |
| 3.1.2 事例率 |
| 3.1.3 空间测量需求 |
| 3.1.4 时间测量需求 |
| 3.2 前端转换芯片 |
| 3.2.1 中子成像探测器前端转换芯片 |
| 3.2.2 衍射闪烁体探测器前端转换芯片 |
| 3.3 多重计数分析 |
| 3.3.1 多重计数产生原因 |
| 3.3.2 多重计数处理条件分析 |
| 3.4 读出系统架构 |
| 第4章 读出电子学设计与实现 |
| 4.1 系统同步设计 |
| 4.1.1 中子脉冲ID系统 |
| 4.1.2 WR授时系统 |
| 4.2 中子成像探测器读出电子学原型 |
| 4.2.1 UDPM硬件设计 |
| 4.2.2 固件设计 |
| 4.2.3 基于硬件的实时数据处理 |
| 4.3 衍射闪烁体探测器读出电子学原型 |
| 4.3.1 DCM硬件设计 |
| 4.3.2 DPM硬件设计 |
| 4.3.3 固件设计 |
| 4.4 数据读出软件实现 |
| 4.4.1 软件系统架构 |
| 4.4.2 软硬件交互接口 |
| 4.4.3 数据交互协议 |
| 第5章 测试与验证 |
| 5.1 电子学性能测试 |
| 5.1.1 高数串行数据传输性能评估 |
| 5.1.2 软硬件交互数据传输性能评估 |
| 5.1.3 嵌入式系统以太网传输性能评估 |
| 5.2 光学测试 |
| 5.2.1 放大倍数对成像的影响 |
| 5.2.2 焦距对光斑大小的影响 |
| 5.2.3 多重计数处理对成像的影响 |
| 5.3 中子束流测试 |
| 5.3.1 放大倍数对成像的影响 |
| 5.3.2 阈值调节对成像的影响 |
| 5.3.3 中子能谱测量 |
| 第6章 总结与展望 |
| 6.1 工作总结 |
| 6.2 工作创新点 |
| 6.3 展望 |
| 参考文献 |
| 附录 |
| 致谢 |
| 在读期间发表的学术论文 |
（2）兼容DDR3和DDR4存储器标准的接口电路设计（论文提纲范文）
| 摘要 |
| abstract |
| 引言 |
| 0.1 DDR SDRAM接口概述 |
| 0.2 DDR SDRAM接口国内外研究现状 |
| 0.3 论文组织结构 |
| 第1章 DDR存储器基本理论 |
| 1.1 DDR SDRAM简介 |
| 1.2 接口电路信号传输和噪声分析 |
| 第2章 SSTL接口电路标准与POD接口电路标准 |
| 2.1 SSTL接口电路标准 |
| 2.2 POD12 电平标准 |
| 2.3 ODT阻抗匹配技术 |
| 2.4 OCD阻抗匹配技术 |
| 第3章 支持兼容DDR3和DDR4 接口标准的高精度输出阻抗/片内终端阻抗匹配校准技术 |
| 3.1 阻抗校准方案设计 |
| 3.1.1 ODT阻抗校准 |
| 3.1.2 输出阻抗校准 |
| 3.2 基准电压产生电路 |
| 3.3 ZQ校准模块获取校准码的仿真 |
| 3.3.1 DDR3 模式 |
| 3.3.2 DDR4 模式 |
| 3.4 总结 |
| 第4章 输入I/O电路设计 |
| 4.1 输入接收器电路设计 |
| 4.1.1 DDR3 输入接收器 |
| 4.1.2 DDR4 输入接收器 |
| 4.2 ODT电路设计 |
| 4.3 输入I/O电路仿真 |
| 4.3.1 DDR3 模式 |
| 4.3.2 DDR4 模式 |
| 4.4 总结 |
| 第5章 输出I/O电路设计 |
| 5.1 电平转换电路 |
| 5.1.1 占空比调节电路 |
| 5.1.2 快速响应电路 |
| 5.2 输出缓冲器 |
| 5.3 输出阻抗匹配 |
| 5.4 输出I/O电路仿真 |
| 5.4.1 DDR3 模式 |
| 5.4.2 DDR4 模式 |
| 5.5 总结 |
| 第6章 总结与展望 |
| 6.1 结论 |
| 6.2 进一步工作的方向 |
| 致谢 |
| 参考文献 |
| 攻读学位期间发表的学术论文及参加科研情况 |
（3）面向大规模HPC新型互连网络芯片体系结构与关键技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 研究背景 |
| 1.1.1 E级超级计算机是高性能计算发展下一个制高点 |
| 1.1.2 高速互连网络是E级系统的核心基础设施 |
| 1.1.3 E级系统互连网络设计面临挑战 |
| 1.1.4 高阶网络成为HPC系统网络的设计主流 |
| 1.2 相关工作及其研究现状 |
| 1.2.1 国内外高性能互连网络研究现状 |
| 1.2.2 超高阶路由器片上交换结构研究现状 |
| 1.2.3 面向E级HPC的融合网络体系结构研究现状 |
| 1.2.4 高速串行/解串行接口研究现状 |
| 1.2.5 光接口光交换研究现状 |
| 1.3 研究内容及主要创新 |
| 1.4 组织结构 |
| 第2章 高阶互连路由交换芯片结构及容错关键技术 |
| 2.1 研究背景 |
| 2.2 基于聚合瓦片的高阶交换芯片体系结构 |
| 2.2.1 聚合瓦片交换结构框架 |
| 2.2.2 基于M/D/1排队理论模型的聚合瓦片性能解析式模型 |
| 2.3 基于公平性波阵面仲裁的高阶交叉开关调度器结构 |
| 2.3.1 高阶交叉开关调度器总体结构 |
| 2.3.2 公平性波阵面仲裁单元结构及电路设计 |
| 2.4 分布式分级路由及动态多队列流控制机制 |
| 2.4.1 分布式多级路由表结构 |
| 2.4.2 面向动态多队列管理的虚信道流控制机制 |
| 2.5 智能化容错互连网络管理机制及算法分析 |
| 2.5.1 智能化网络管理引擎 |
| 2.5.2 故障检测/故障恢复智能化容错算法 |
| 2.5.3 智能化容错算法性能分析比较 |
| 2.6 实验结果与分析 |
| 2.6.1 实验平台 |
| 2.6.2 实验分析 |
| 2.7 本章小结 |
| 第3章 面向内存互连网络的高速通信互连接口设计优化技术 |
| 3.1 研究背景 |
| 3.2 内存互连网络体系结构及存储控制器 |
| 3.3 面向内存互连网络的高速通信互连接口结构 |
| 3.3.1 面向国产处理器的高速通信互连接口结构 |
| 3.3.2 高速通信互连接口链路层和物理层接口设计 |
| 3.4 面向内存互连网络的高速通信互连接口优化技术 |
| 3.4.1 面向高带宽低延迟的命令通道读写处理优化技术 |
| 3.4.2 面向多通道并行总线的低延迟偏斜结构 |
| 3.4.3 高可靠的报文边界定位技术 |
| 3.4.4 虚拟活跃页缓冲器优化技术 |
| 3.5 实验与结果分析 |
| 3.5.1 实验平台 |
| 3.5.2 实验分析 |
| 3.6 本章小结 |
| 第4章 100Gbps光串行接口收发器技术及可扩展光交换技术 |
| 4.1 研究背景 |
| 4.2 基于时分复用的高波特率光收发器 |
| 4.2.1 光路时分复用光收发器 |
| 4.2.2 性能分析 |
| 4.2.3 仿真结果 |
| 4.3 暗调制光路时分复用光收发器 |
| 4.3.1 暗调制OTDM发射机 |
| 4.3.2 暗调制OTDM的最小信道间隔 |
| 4.3.3 暗调制OTDM仿真结果 |
| 4.4 基于AWGR的E级计算机高性能光互连网络 |
| 4.4.1 阵列波导光栅路由器 |
| 4.4.2 系统架构 |
| 4.4.3 性能分析 |
| 4.5 本章小结 |
| 结论 |
| 1 总结 |
| 2 展望 |
| 参考文献 |
| 致谢 |
| 附录 A 攻读学位期间所发表的学术论文目录 |
| 附录 B 攻读学位期间所申请国家发明专利目录 |
| 附录 C 攻读学位期间主持和参加的科研课题 |
（4）基于ZYNQ的智能室内种植箱系统的研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外发展及研究现状 |
| 1.3 论文主要研究内容及结构安排 |
| 第2章 关键技术概述与系统总体设计 |
| 2.1 关键技术的概述 |
| 2.1.1 嵌入式系统概述 |
| 2.1.2 Wi-Fi技术概述 |
| 2.2 系统总体结构设计 |
| 2.3 设计方案选型 |
| 2.3.1 ZYNQ7020 |
| 2.3.2 OmniVision5640 |
| 2.3.3 SHT10温湿度传感器 |
| 2.3.4 激光PM2.5传感器 |
| 2.3.5 甲醛传感器 |
| 2.3.6 光照传感器 |
| 2.3.7 营养液液位传感器 |
| 2.3.8 WIFI模块 |
| 2.3.9 种植箱系统器件 |
| 2.4 本章小结 |
| 第3章 系统硬件设计 |
| 3.1 系统硬件整体架构设计 |
| 3.2 ZYNQ开发板简介 |
| 3.3 电源模块 |
| 3.4 存储模块 |
| 3.5 摄像头模块 |
| 3.6 Wi-Fi通信模块 |
| 3.7 温湿度传感器模块 |
| 3.8 液位检测传感器模块和光照传感器模块 |
| 3.9 甲醛传感器模块和PM2.5传感器模块 |
| 3.10 继电器模块 |
| 3.11 本章小结 |
| 第4章 系统接口Verilog设计 |
| 4.1 ZYNQ内部互联技术概述 |
| 4.2 OV摄像头采集模块接口设计 |
| 4.2.1 OV_JPEG模块 |
| 4.2.2 COMtoS_CTL模块 |
| 4.3 系统PL部分顶层设计 |
| 4.3.1 VGA模块移植 |
| 4.3.2 OV5640采集模块 |
| 4.3.3 AXI-Uartlite模块 |
| 4.3.4 XADC模块以及继电器控制接口模块 |
| 4.4 本章小结 |
| 第5章 系统软件设计 |
| 5.1 系统软件整体框架设计 |
| 5.2 系统软件开发平台的搭建 |
| 5.2.1 建立交叉编译开发环境 |
| 5.2.2 ZYNQ启动过程分析 |
| 5.2.3 Bootloader的编译及其移植 |
| 5.2.4 Linux内核移植 |
| 5.2.5 根文件系统制作 |
| 5.2.6 设备树移植 |
| 5.2.7 制作启动镜像BOOT.bin |
| 5.2.8 Linux设备驱动程序的编写 |
| 5.3 系统模块软件实现 |
| 5.3.1 ZYNQ目标平台Qt移植 |
| 5.3.2 系统应用软件UI进程 |
| 5.3.3 系统检测模块各线程 |
| 5.3.4 互联网服务端程序 |
| 5.3.5 安卓客户端APP |
| 5.4 本章小结 |
| 第6章 系统功能测试 |
| 6.1 摄像头模块驱动测试 |
| 6.2 服务器程序测试 |
| 6.3 Qt应用程序测试 |
| 6.4 安卓客户端程序测试 |
| 6.5 本章小结 |
| 结论与展望 |
| 参考文献 |
| 致谢 |
| 附录 (实物连接图) |
（5）基于TMS320DM6446的目标跟踪硬件系统研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题概述与选题意义 |
| 1.2 国内外现状研究 |
| 1.2.1 目标跟踪技术的发展 |
| 1.2.2 DSP技术的发展 |
| 1.2.3 基于信号完整性分析的PCB设计方法 |
| 1.3 本文的主要工作及章节安排 |
| 2 目标跟踪系统的硬件设计方案 |
| 2.1 目标跟踪系统的解决方案 |
| 2.2 主控芯片的选择及特点 |
| 2.2.1 核心芯片的选择 |
| 2.2.2 TMS320DM6446的主要特点及硬件结构 |
| 2.3 外部存储器的选择 |
| 2.3.1 DDR2芯片的选择与应用 |
| 2.4 目标跟踪系统的硬件设计工作 |
| 2.5 视频输入模块 |
| 2.5.1 视频输入端硬件设计 |
| 2.5.2 TVP5151电路原理图设计 |
| 2.6 数据存储模块 |
| 2.6.1 DDR2存储器硬件电路设计 |
| 2.6.2 NAND Flash硬件电路设计 |
| 2.6.3 SD卡接口设计 |
| 2.7 云台控制模块 |
| 2.7.1 步进电机优点 |
| 2.7.2 步进电机驱动电路设计 |
| 2.8 视频处理后端 |
| 2.8.1 复合视频接口电路设计 |
| 2.8.2 LCD显示接口电路设计 |
| 2.9 视频传输模块 |
| 2.9.1 DM6446的以太网控制模块 |
| 2.9.2 以太网硬件电路设计 |
| 2.10 USB2.0模块 |
| 2.10.1 DM6446 USB控制器 |
| 2.10.2 USB2.0接口电路 |
| 2.11 电源供电模块 |
| 2.12 本章小结 |
| 3 高速PCB设计的信号完整性分析 |
| 3.1 高速PCB设计流程 |
| 3.2 信号的反射 |
| 3.2.1 传输线 |
| 3.2.2 传输线模型 |
| 3.2.3 阻抗的连续 |
| 3.3 信号间的串扰 |
| 3.4 对于信号反射的后仿真验证 |
| 3.4.1 数据线的后仿真 |
| 3.4.2 地址线的后仿真 |
| 3.4.3 差分时钟线CK/CK N的后仿真 |
| 3.5 电源完整性分析和仿真 |
| 3.5.1 电源完整性问题的发生 |
| 3.5.2 电源完整性的解决方法 |
| 3.5.3 目标阻抗 |
| 3.5.4 电容的频率阻抗特性 |
| 3.5.5 电容去耦的范围 |
| 3.5.6 电容去耦仿真 |
| 3.6 本章小结 |
| 4 高速PCB设计的时序分析 |
| 4.1 时序问题的产生 |
| 4.2 时序参数分析 |
| 4.3 飞行时间 |
| 4.4 DDR2的建立时间和保持时间的推算 |
| 4.5 本章小结 |
| 5 总结与展望 |
| 致谢 |
| 参考文献 |
（6）基于DaVinci DSP的DVR系统硬件设计（论文提纲范文）
| 致谢 |
| 摘要 |
| ABSTRACT |
| 目录 |
| 第1章 绪论 |
| 1.1 引言 |
| 1.2 课题研究的相关背景 |
| 1.2.1 嵌入式系统发展概述 |
| 1.2.2 数字视频监控系统的发展概述及发展现状 |
| 1.2.3 EDA技术发展概述 |
| 1.3 课题的提出与主要任务 |
| 1.3.1 课题的提出 |
| 1.3.2 课题的主要研究内容和任务 |
| 1.4 本章小节 |
| 第2章 DVR系统总体硬件方案设计 |
| 2.1 系统功能需求分析 |
| 2.2 嵌入式处理器的主要特点及选型 |
| 2.3 DSP的主要特性及选型 |
| 2.4 嵌入式处理器与DSP及相关设备的通讯接口 |
| 2.5 系统硬件总体设计方案 |
| 2.6 总体硬件设计框图 |
| 2.7 本章小节 |
| 第3章 DVR系统硬件原理设计 |
| 3.1 TMS320DM643xDDR2 SDRAM设计 |
| 3.2 RC32K438 DDR SDRAM设计 |
| 3.3 SDRAM设计 |
| 3.3.1 视频控制器 SDRAM设计 |
| 3.3.2 VGA控制器 SDRAM设计 |
| 3.4 视频输入输出处理部分设计 |
| 3.4.1 输入视频解码 |
| 3.4.2 实时监控和回放部分设计 |
| 3.4.3 视频数据转换 |
| 3.5 FLASH设计 |
| 3.6 音频输入输出部分设计 |
| 3.7 PCI桥片设计 |
| 3.7.1 PCI-USB桥接设计 |
| 3.7.2 PCI-SATA桥接设计 |
| 3.8 其他外设设计 |
| 3.8.1 以太网PHY设计 |
| 3.8.2 RS232和RS485设计 |
| 3.8.3 实时时钟设计 |
| 3.8.4 系统复位设计 |
| 3.9 系统电源设计 |
| 3.10 本章小节 |
| 第4章 DVR系统PCB设计及调试 |
| 4.1 高速数字设计概述 |
| 4.1.1 高速数字设计挑战 |
| 4.1.2 信号完整性理论 |
| 4.1.3 电源完整性理论 |
| 4.2 PCB布局布线 |
| 4.2.1 PCB布局 |
| 4.2.2 PCB层叠设计原则 |
| 4.2.3 PCB布线基本规则 |
| 4.2.4 高速差分线的布线 |
| 4.2.5 DDR2 SDRAM的布线与仿真 |
| 4.3 系统调试 |
| 4.3.1 系统上电启动 |
| 4.3.2 处理器的调试 |
| 4.3.3 DaVinci DSP的调试 |
| 4.3.4 音视频功能调试 |
| 4.3.5 其他系统功能调试 |
| 4.4 系统性能测试 |
| 4.5 本章小节 |
| 第5章 结论与展望 |
| 5.1 结论 |
| 5.2 展望 |
| 5.3 本章小结 |
| 参考文献 |
（7）火箭发动机动态参数采集系统的设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题研究的背景和意义 |
| 1.2 动态参数测试系统的发展现状 |
| 1.3 虚拟仪器技术 |
| 1.3.1 虚拟仪器技术概述 |
| 1.3.2 基于虚拟仪器的动态参数测试技术 |
| 1.4 PCI接口总线 |
| 1.5 本文主要内容 |
| 第2章 系统方案设计及硬件电路实现 |
| 2.1 采集系统性能指标 |
| 2.2 系统硬件方案设计和关键芯片选择 |
| 2.2.1 关键芯片选择 |
| 2.2.2 系统硬件设计方案 |
| 2.2.3 各功能模块介绍 |
| 2.3 模拟单元 |
| 2.3.1 A/D转换模块及其外围电路 |
| 2.3.2 触发电路 |
| 2.4 存储单元 |
| 2.4.1 DDR SDRAM概述 |
| 2.4.2 DDR SDRAM的主要特性 |
| 2.4.3 基于FPGA的DDR SDRAM接口实现 |
| 2.5 接口单元 |
| 2.5.1 PCI 9030 与PCI总线接口的设计 |
| 2.5.2 PCI 9030 与FPGA的接口设计 |
| 2.5.3 PCI 9030 的配置 |
| 2.6 本章小结 |
| 第3章 基于FPGA的控制模块实现 |
| 3.1 硬件描述语言概述 |
| 3.2 多种EDA工具的协同设计 |
| 3.3 控制模块的FPGA实现 |
| 3.3.1 验证平台(TestBench)的搭建 |
| 3.3.2 主状态机 |
| 3.3.3 输入缓冲及位数变换单元 |
| 3.3.4 DDR SDRAM控制器设计 |
| 3.3.5 DDR SDRAM控制器的地址产生 |
| 3.3.6 输出缓冲及位数变换单元 |
| 3.4 利用SignalTapⅡ下载调试程序 |
| 3.5 本章小结 |
| 第4章 时序约束和时序分析 |
| 4.1 静态时序分析概述 |
| 4.1.1 静态时序分析和动态时序分析 |
| 4.1.2 进行时序约束和优化的重要性 |
| 4.1.3 时序约束和时序分析基础 |
| 4.2 利用TimeQuest Timing Analyzer进行时序约束 |
| 4.2.1 检查的时序类型 |
| 4.2.2 时钟约束策略 |
| 4.2.3 多时钟域的时序约束策略 |
| 4.3 分析结果 |
| 4.4 本章小结 |
| 第5章 应用程序设计 |
| 5.1 软件开发平台的选择 |
| 5.2 驱动程序和应用程序的链接 |
| 5.2.1 动态链接库技术 |
| 5.2.2 在应用程序中调用DLL |
| 5.3 基于LabWindows/CVI的应用程序开发 |
| 5.3.1 LabWindows/CVI程序设计方法 |
| 5.3.2 各控制面板介绍 |
| 5.4 数据分析和处理 |
| 5.4.1 数字滤波 |
| 5.4.2 时域分析 |
| 5.4.3 频域分析 |
| 5.4.4 数据处理部分结果 |
| 5.5 本章小结 |
| 第6章 系统测试 |
| 6.1 采集系统寄存器分配 |
| 6.2 上位机命令 |
| 6.3 测试流程 |
| 6.4 系统修正 |
| 6.5 精度测试 |
| 6.6 本章小结 |
| 结论 |
| 参考文献 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
（8）基于FPGA与DDR2-SDRAM的高速实时数据采集系统的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 1 引言 |
| 1.1 技术背景与研究意义 |
| 1.2 国内外研究动态 |
| 1.3 课题简介与论文主要工作 |
| 1.4 本文组织结构 |
| 2 DDR2-SDRAM技术 |
| 2.1 存储器的分类与选择 |
| 2.1.1 常见存储器的分类 |
| 2.1.2 SDRAM的比较与选择 |
| 2.2 构造及寻址原理 |
| 2.3 主要管脚简介 |
| 2.4 基本操作与时序 |
| 2.5 上电顺序及器件初始化 |
| 2.6 小结 |
| 3 系统的硬件设计 |
| 3.1 总体设计与性能指标 |
| 3.2 ADC的选型与设计 |
| 3.3 FPGA器件的选型与配置 |
| 3.3.1 Virtex-4 FPGA芯片简介 |
| 3.3.2 FPGA配置电路 |
| 3.4 USB2.0控制芯片简介 |
| 3.5 小结 |
| 4 基于Xilinx FPGA的逻辑设计 |
| 4.1 基于Xilinx ISE的FPGA开发 |
| 4.1.1 FPGA技术简介 |
| 4.1.2 FPGA开发流程 |
| 4.1.3 ISE简介 |
| 4.2 硬件描述语言HDL |
| 4.3 控制逻辑的FPGA设计 |
| 4.3.1 功能简述 |
| 4.3.2 模块划分 |
| 4.3.3 时钟产生模块 |
| 4.3.4 数据接口模块 |
| 4.3.5 数据输入输出缓存模块 |
| 4.3.6 DDR2控制器模块 |
| 4.4 小结 |
| 5 验证与分析 |
| 5.1 FPGA实现 |
| 5.2 仿真与分析 |
| 5.3 实时性分析 |
| 5.4 设计中需要注意的问题 |
| 5.5 小结 |
| 6 结束语 |
| 致谢 |
| 参考文献 |
（9）IT业内存芯片市场企业的博弈分析（论文提纲范文）
| 摘要 |
| Abstract |
| 目录 |
| 1 引言 |
| 1.1 问题的提出 |
| 1.2 研究的目的和意义 |
| 1.3 研究现状 |
| 1.4 论文研究内容 |
| 2 博弈论概述 |
| 2.1 博弈论的研究对象 |
| 2.2 博弈论的基本内容 |
| 2.3 产量竞争模型 |
| 3 IT业内存芯片市场结构分析 |
| 3.1 主要内存芯片厂商简介 |
| 3.2 内存芯片市场结构的主要影响因素 |
| 3.2.1 市场份额 |
| 3.2.2 市场集中度 |
| 3.2.3 进入壁垒 |
| 3.3 内存芯片的市场结构 |
| 4 内存芯片市场厂商博弈分析 |
| 4.1 一次性博弈分析 |
| 4.1.1 非合作寡占～合作寡占分析 |
| 4.1.2 合作寡占～非合作寡占分析 |
| 4.2 多寡头斯坦克伯格和古诺竞争模型的比较 |
| 4.3 重复博弈分析 |
| 5 如何使利润最大化 |
| 5.1 合作、获取垄断利润 |
| 5.1.1 tit-for-tat策略程序 |
| 5.1.2 提高合作水平的办法 |
| 5.2 非合作竞争中的决策 |
| 6 创新点与结论 |
| 6.1 本文的创新点 |
| 6.2 本文总结 |
| 致谢 |
| 参考文献 |
四、Hynix推出0.16微米工艺DDR内存（论文参考文献）
- [1]CSNS能量分辨中子成像谱仪数据读出方法研究[D]. 余滔. 中国科学技术大学, 2021(09)
- [2]兼容DDR3和DDR4存储器标准的接口电路设计[D]. 刘紫璇. 辽宁大学, 2019(01)
- [3]面向大规模HPC新型互连网络芯片体系结构与关键技术研究[D]. 徐实. 湖南大学, 2018(01)
- [4]基于ZYNQ的智能室内种植箱系统的研究与设计[D]. 刘洋. 湖南大学, 2017(07)
- [5]基于TMS320DM6446的目标跟踪硬件系统研究[D]. 冯杰. 南京理工大学, 2013(06)
- [6]基于DaVinci DSP的DVR系统硬件设计[D]. 卢宇. 浙江大学, 2008(09)
- [7]火箭发动机动态参数采集系统的设计[D]. 马国华. 哈尔滨工业大学, 2007(02)
- [8]基于FPGA与DDR2-SDRAM的高速实时数据采集系统的设计与实现[D]. 张东. 南京理工大学, 2007(01)
- [9]IT业内存芯片市场企业的博弈分析[D]. 唐凤英. 西南石油大学, 2007(07)
- [10]讲述XDR内存自己的故事[J]. 赵效民. 电脑自做, 2004(01)