一、高速数字存储示波器的超前滞后电路设计（论文文献综述）
雷伟文[1]（2021）在《抖动的时频域分析与研究》文中指出抖动是影响高速串行链路数据传输的主要原因之一,只有高效且准确地分析抖动,对其追根溯源,进而采取措施来降低抖动带来的影响。高速串行链路中不同模块对传输信号的影响可以通过不同的抖动分量来描述,进而起到诊断、调试的作用。抖动分量和它的时域/频域特性为研究抖动过程中含有的抖动分量种类及其大小提供了信息。如何高效、准确的提取出各种抖动分量是抖动研究一直存在的问题,本文研究内容主要包括以下几点:（1）抖动的提取。研究了结构简单、参数设计灵活的软件锁相环,建立了PLL数学模型,分析了软件锁相环各个模块的系数选择,软件程序实现了基于乘法鉴相器、PFD鉴相器和Hogge鉴相器的软件锁相环算法,并验证了软件锁相环提取抖动的可行性。（2）抖动的时域分析。研究了从抖动序列直方图、浴盆曲线和Q-Scale曲线来预测更小误码率下总体抖动的值;通过分析高速串行链路抖动成分给出多线程数据相关性抖动提取方法;然后为进一步提高抖动分离的效率,建立新的抖动模型,构建系数矩阵,利用最小二乘抖动分离法直接提取出周期抖动、随机抖动、码间干扰和占空比失真,相比传统抖动分离方法需要的输入数据量更少。（3）抖动的频域分析。根据不同抖动分量的特性,研究并实现了从傅里叶频谱中提取周期性抖动和随机抖动。研究了一种多分辨率功率谱计算方法,可以在做少量点FFT的情况下保证功率谱曲线频率分辨率分配合理,然后分析了单激励噪声、多激励噪声和时间抖动之间的转换公式及如何计算某个感兴趣频率范围的随机抖动值,并用Matlab仿真验证了相位噪声曲线转换为抖动的可行性。本文研究内容应用在示波器软件平台的串行数据分析模块中,提高了抖动分析的准确性和效率,且丰富了示波器抖动分析的内容。
黄鲭萤[2]（2021）在《数字示波器中基于数字比较的触发功能设计》文中研究表明在电子信息技术高速发展过程中,电信号变得更加复杂,这对电子测量仪器提出了的更高的要求。示波器作为用途最广泛的电子测量仪器之一,从模拟示波器逐步升级成为数字示波器,其功能也在不断更新。触发是示波器中的重要功能,它可以完成对采样信号波形的特征识别,并保证信号波形在屏幕上稳定显示。为了满足示波器对复杂信号的观测需求,同时提升触发精度。本文基于12bit高分辨率数字示波器平台,提出一种纯数字式的触发系统用于取代传统模拟触发系统,主要内容如下:一、示波器中触发功能的作用以及基本原理。介绍并对比了传统的模拟触发方式与数字触发方式,分析了数字触发方式在数字示波器中的显着优势。然后基于12bit高分辨率示波器提出了一种纯数字触发系统,可以兼容边沿触发,高级触发以及高速串行协议触发等触发功能。统一了触发源信号路径,提高了触发精度。二、数字触发的原理与实现,介绍了边沿触发使用的并行找点算法。使用数字边沿触发后,能够精确找到触发点,使波形显示更稳定,抖动范围缩小至200ps。针对部分高级触发功能设计了触发流程并提出了并行脉冲宽度算法,该算法可以对指定的脉冲宽度完成精确计数,使高级触发的测量参数的步进精确至200ps。三、研究PCIe与SATA两种高速串行协议的编码与数据传输方式,并针对这两种高速协议设计硬件解码方案并完成协议触发功能。为完成协议解码功能提出多种协议解码算法,包括数据解扰、抽点算法、搜索采样边沿算法、帧起始匹配算法、8B/10B算法、并行CRC校验算法。
孙倩[3]（2020）在《40GSPS示波器的高性能触发模块设计》文中认为电子信息技术在随着时代高速发展,对电子测量仪器的要求也在不断提高。示波器是时域测试领域的重要仪器,随着电信号越来越复杂,特殊波形逐渐增加,普通示波器的功能已经不足以满足用户的需求。为了保证波形的稳定触发,使波形稳定显示便于观测用户感兴趣波形,触发系统是示波器不可或缺的重要部分。本文致力于对40GSPS数字示波器触发系统的研究设计,通过使用高速解串器及数字化触发等技术提高触发系统的性能。本文的主要研究内容如下:一、基于纯数字电路的边沿触发技术。从示波器触发原理出发,结合分析示波器模拟边沿触发的原理及局限性,从而针对40GSPS数字示波器设计出一种软件硬件协同配合的纯数字触发系统,通过直接使用ADC采样后的数字信号作为触发源信号,采样后的并行数字信号经过数字比较模块、触发模块后产生多路数据的并行触发信号经采集板传输到处理板后产生实际触发点的精确定位信息从而来控制FIFO存储,使示波器显示出稳定捕获波形,实现全带宽触发。二、高精度的数字高级触发系统。针对示波器原有的高级触发方式,研究了其对于示波器捕获异常信号的触发不稳定性,由于40GSPS数字示波器相较于之前传统示波器采样率的提升,其对异常敏感信号的捕获也提出了更高的要求。由此提出一种高精度的高级触发方式,大大提升了高级触发方式的触发极限参数,将触发精度由纳秒级别提升到皮秒级别。三、基于FPGA内高速串行收发器GTX接收端的触发模块设计,用GTX接收端解串数据使解串后的数字信号与ADC采样数据一一对应,实现精准触发。主要包括GTX串口的调试使其准确接收并解串数据以及触发模块的设计,通过触发产生对ADC采样数据缓存控制使能并结合软件对送显波形数据的处理,将基于GTX解串器的触发应用在40GSPS数字示波器中。依托40GSPS示波器平台,设计出一套完整的高性能触发系统,将触发系统数字化,从而提升了不同触发方式的精度,使示波器实现精准触发。经过对本文的高性能触发系统的应用验证,结果表明,该系统可以使示波器稳定触发,能实现实时的触发定位以及捕获瞬时信号。整个触发系统功能性能得到提升。
孙静静[4]（2020）在《宽带数字示波器信号完整性分析模块设计与实现》文中提出高速传输过程中存在诸多信号完整性问题。为了优化传输链路性能,测试信号质量,在示波器中添加了信号完整性分析功能,实现对高速串行传输链路的仿真和信号质量的测试。信号完整性分析模块分为两个部分:SI仿真模块和SI测试模块。信号完整性仿真部分提供了对整个高速传输链路过程的仿真,包括发送端均衡（预加重/去加重）、夹具去嵌、信道仿真、接受端均衡（CTLE/FFE/DFE）、时钟恢复这五个功能。信道的传输线损耗是信号失真的主要原因,因此信道仿真是信号完整性仿真的核心。由于S参数表示了信道的传输响应,信道仿真中建模的数据来源于S参数。测试S参数的过程中可能引入了夹具,这就导致测得的S参数包含了夹具的S参数,所以需要提供去嵌的功能来剔除夹具的影响。发送端预加重/去加重和接受端均衡的目的相同,都是为了补偿信道损耗,提高信号质量。本文根据均衡实现原理,提供了对应的仿真算法。时钟是接受端模数转换的基础,也是示波器中眼图和抖动测量的基础,本文提供了多种时钟恢复的算法。信号完整性测试部分提供了眼图和抖动两种指标来检测信号质量。对于眼图测量,本文以时钟恢复得到的时钟作为标准切割信号,然后将得到的波形片段叠加形成含有概率信息的二维矩阵,由此可绘制带色温的眼图并计算眼图参数。对于抖动分析,由于抖动成分的复杂性,本文从时域、频域、统计域多个角度分析抖动,在时域上提供了传统抖动参数（TIE,CJ,CCJ）的测量;在频域上,先提取出数据相关性抖动,然后由阈值区分剩余抖动的频谱图,实现随机抖动和周期抖动的分解[42];在统计域上,根据抖动直方图构建双狄拉克模型,基于尾部拟合推导总体抖动、随机抖动和确定性抖动。本设计在基于Windows系统的宽带数字示波器平台上,实现了信号完整性分析功能,完成了高速串行传输链路的仿真和对信号质量的测试,对国内示波器在信号完整性方向的研究具有重要意义。
孙一航[5]（2020）在《便携式数字存储示波器的时间交错并行采样设计与实现》文中认为数字存储示波器（DSO）作为一种功能强大的电子测量仪器,在电子信息技术蓬勃发展的今天扮演着不可或缺的角色。便携式数字示波器作为数字存储示波器的一个分支,体积小巧、可通过内置电池供电,在测量精度要求较低的场合得到了广泛应用。而时间交错并行采样（TIADC）技术可以通过多片较低性能的模数转换器（ADC）大幅提升便携式示波器的采样率。1、设计并搭建基于FPGA的双通道示波器平台,包括前端模拟信号调理电路、双通道TIADC采样电路、FPGA外围电路以及示波器外设电路等。同时,完成了示波器平台的软件设计和整体调试工作,实现了示波器的基本功能。最后通过内置的锂电池和电源管理系统实现了示波器的便携功能。2、设计了一种基于校准信号的TIADC失配误差线上估计与补偿算法。即通过内置校准信号与输入信号进行对比估算出TIADC系统中各通道间的失配误差参数（偏置失配误差、增益失配误差、采样时间失配误差）,然后通过简化的拉格朗日插值多项式重构采样序列对失配误差进行补偿。本文还通过八通道TIADC采样模型和双通道示波器硬件平台对算法进行验证。其中在仿真环境下,TIADC系统的无杂散动态范围参数（SFDR）提升达到45d B。硬件环境下,采样序列的谐波分量下降约38d B,对TIADC系统性能提升明显。3、设计了一种基于FPGA控制的SDRAM深存储控制器方案,实现了示波器采样数据的存储功能。该方案存储深度达到256Mb,最高读写速率为100MHz,并且通过Modelsim仿真验证了深存储控制器的有效性。
芶泽宇[6]（2020）在《40GSPS数字示波器采样数据存储及传输模块设计》文中研究指明随着电子信息技术的高速发展,科研人员在科研工作中遇到的信号也日趋复杂。为了满足对复杂信号的采集和分析需求,研究高采样率的数据采集系统成为必然。目前,时间交替采样技术（TIADC）是提高采样率最为可行的方法之一。本文致力于高速数据采集模块关键技术的研究,基于TIADC技术的多ADC并行采集阵列完成了40GSPS示波器的整机设计,其主要指标要求为:最高实时采样率40GSPS,模拟带宽4GHz,垂直分辨率10bit和有效位数5.6bit。本文的主要研究内容如下:1、完成TIADC采集系统的框架设计。通过对采样技术和TIADC技术的研究,设计了40GSPS数据采集模块的总体框架。并对系统关键模块进行详细分析,给出了各模块的设计方案。2、研究并行采样系统中的同步复位问题以及同步复位信号的设计原则,完成了多片ADC采样数据的同步存储。针对本项目的40GSPS系统,提出了单ADC数据接收同步方案及校正算法、多ADC采样同步方案及校正算法以及基于FIFO（First Input First Output）存储单元读写信号延迟的数据存储同步自动校正算法。最终实现了40GSPS系统中多路采集数据的同步稳定存储。3、设计基于GTX（Gigabit Transceiver）串行收发器的板间传输模块,实现了速率为5Gbps的ADC采样数据的发送。基于PCIE（Peripheral Component Interconnect Express）核实现了硬件控制命令传输模块。通过对采集模块的调试和整机性能的测试,本项目设计的40GSPS示波器最大实时采样率40GSPS,模拟带宽4GHz,垂直分辨率10bit,有效位数5.8位,满足研制要求。
张伟[7]（2019）在《5GHz示波器模拟通道研究与设计》文中认为示波器模拟通道带宽一直是制约示波器测量带宽的关键指标。本论文通过选择合适的电子器件,采用分立器件构建示波器模拟通道电路,结合理论分析和仿真分析,优化电路和PCB设计,实现了DC5GHz示波器模拟通道带宽。论文主要研究了以下内容。1、利用分立器件进行可变增益放大电路和阻抗变换电路设计,针对ADC的输入频率响应,设计了反馈补偿网络,对高频信号进行增益补偿,弥补了ADC输入带宽不足,使信号调理通道-3dB带宽达到5GHz。2、深入研究了宽带阻抗变换电路。通过比较不同的电路方案,对其负载驱动能力,偏置调节能力进行了理论分析。研究了PCB布局、铺铜和布线对高频信号的影响,并对阻抗变换电路进行原理图和PCB版图仿真,实现了带宽超过5GHz的宽带阻抗变换电路。3、对级联运放的噪声进行理论分析和建模,设计了低噪声增益调节电路方案。分析了插入损耗,共模抑制比和电源抑制比与噪声的关系,优化了放大电路结构和带宽限制电路,降低通道的噪声。4、宽带触发通道设计。主要研究了多路触发源的选择电路,比较电平调节电路,迟滞电压调节电路和触发分频电路,实现了触发灵敏度可程控调节。5、通道控制方案设计。采用多个移位寄存器级联,串行输入转并行输出,实现示波器模拟通道的多状态切换。分析了不同控制开关的工作特点以及控制电路的具体实现。研究了分布式电源供电方案的可行性,并从电源完整性的角度,分析电源电路的PCB设计。为了方便调试,提高测试效率,本论文设计了专门针对示波器模拟通道的调试平台。借助矢量网络分析仪,示波器,校准仪等测试仪器以及通道控制平台,对模拟通道的带宽、上升时间、偏置范围、输入电阻和电容等指标进行了测试,测试结果满足指标要求。
何小双[8]（2019）在《示波记录仪的采集板卡硬件设计与多通道同步技术研究》文中研究说明随着科技的飞速发展,能够更清晰,更全面,更准确地反应出被测对象的多域波形细节,一直是仪器科学技术所研究的一个重要方向。如今因电子测量行业的多被测量一体化技术的发展,能够同时采集存储多个通道下的多类型被测信号的示波记录仪受到该技术行业的重视。在仪器的带宽越来越高,通道的数目越来越多的情况下,多通道同步设计技术对于示波记录仪多通道同步显示显得尤为重要。在高速多通道测量系统中,多通道同步测量性直接影响到测试结果,相比于通道内波形类似偏置增益类的“纵向”调节,多通道波形的“横向”同步调节不仅仅是单依靠系统的某些补偿或多通道相位调偏便能完全解决,更是需要从系统全局出发,从系统模块硬件,数据传输逻辑链路,全局时钟网络,多通道的同步控制住等角度分析研究非同步采集的原因,从根本的角度来研究解决示记录仪的多通道同步性。本文将结合示波记录仪研发项目,从硬件底层的角度出发,研究示波记录仪多通道不同步的问题缘由,提出多通道同步技术方案,并设计相应的硬件高速测试平台对该技术方案进行检验,本文主要的研究工作有如下几个方面:1.研究了示波记录仪中高速采集模块的设计方案与示波记录仪128通道显示基理,通过硬件的比对测试对该记录仪中的多通道相位随机情况,问题产生原因,以及解决方案进行了理论论述与实验验证。2.提出优化性的高速板卡解决技术方案,研制出多种类型多采样率的双通道采集模块,如采样速率最高为100MS/s,12bit,隔离性采集板卡系统。并保证了双通道0.5%的测量精度。3.设计了单卡槽速率为3.2Gbps共8通道的源同步接口与系统的全局时钟网络,从时钟的设计与功能控制层面上,保证多通道同步采样与同步传输。4.提出卡内通道同步与卡槽间通道同步的板卡式解决方案,保证卡内双通道同步精度与卡槽间通道同步精度小于20ns。通过最终的测试与验证表明,支持动态可重构的示波记录仪可在任意更换卡槽位置与上述种类采集模块的情况下,利用数字触发的方式,完成时钟抖动低于311fs的通道高精度采样,并完成卡内与卡槽之间的多通道同步20ns的精度设计要求。进而验证了本文提出的关于示波记录仪中的多通道同步技术的可行性。
姜子威[9]（2019）在《超高速数据采集系统中多器件同步自校正方法研究与实现》文中提出随着科技的飞速发展,电子信息技术的不断进步,电信号的复杂度变得越来越高。所以对观测电信号的采集系统的设计指标提出更高的要求。数字示波器作为数据采集系统的重要组成部分,其核心指标实时采样率、通道带宽、分辨率都需要作出更大的提升。决定系统实时采样率的核心器件是模数转换器（Analog to Digital Converter,ADC）的速度,或者利用n片高速采样率的ADC通过时间交替并行采样的方式达到n倍采样率的提升,实现超高速数据采集系统。国内的数据采集芯片制造工艺上较为落后。本文从时间交替并行采样技术入手,对并行采样技术进行深入研究,搭建并行采样系统,对多器件采集和多器件存储同步问题进行深入研究并提出解决方案,实现超高速数据采集系统。本文主要研究的有以下内容:一、深入研究时间交替并行采样系统原理,对超高速多器件并行采样系统总体方案进行详细研究,研究了多器件之间存在的同步问题,针对多器件采集同步问题和多器件存储同步问题分别提出可行方案。设计数据处理电路板,设计高速低抖动多相位采样时钟,设计具有分频可控功能的触发电路,设计ADC同步复位控制电路等。二、研究了并行采样中的常见同步复位校正方案以及同步复位信号的设计原则;设计了多ADC同步复位信号控制模块;设计了多FPGA对多核ADC的数据接收方案;深入研究了多ADC采样过程中存在的同步问题与同步控制中的调节参数。针对本系统提出单ADC数据接收同步方案及校正算法和多ADC采样同步方案及校正算法。三、设计多FPGA（Field-Programmable Gate Array）间数据传输与接收方案,研究多FPGA中间的数据存储同步问题,设计多器件存储链路解决方案,设计基于先进先出（First Input First Output,FIFO）存储单元读写信号延迟的数据存储同步方案并提出自动校正算法。设计多通道数据拼合方案。研究多通道间的同步延迟,设计通道间同步延迟校正方案。通过对本系统各模块的调试与整机的性能测试,本系统的同步校正控制达到了设计目的,实现了超高速并行数据采集系统的同步自动校正。
丁鹏[10]（2019）在《混合示波器5GSPS逻辑分析及触发模块设计》文中研究表明在大多数的测试应用中,被测信号可能不仅仅只是单一的数字信号或者模拟信号,更多时候,被测系统包含着多个模拟信号以及数字信号,而且两种信号之间存在着关联。单独使用数字存储示波器或者逻辑分析仪都无法很好的满足这种系统的测试需求。于是,人们发明了一种混合了数字示波器和逻辑分析仪测试功能的时域测试仪器——混合信号示波器。对于如今的许多嵌入式设计调试和应用,混合信号示波器具有超越传统数字示波器加逻辑分析仪的测试能力。本论文将对混合信号示波器的逻辑分析及触发模块进行研究与设计。其中涉及的主要工作如下:1.根据示波器模块及逻辑分析模块的功能和指标确定了逻辑分析模块关键器件的型号,并对触发系统进行了设计,最后确定了系统的整体方案。2.完成混合信号示波器的逻辑分析模块的硬件设计,其中包括逻辑探头,信号数字化处理,基于FPGA（现场可编程门阵列）的GT（吉比特收发器）实现5GSPS的数字信号采集,数据的抽点,触发及存储。3.丰富了混合示波器的触发方式,实现了比如边沿后边沿触发,码型触发,汉明距离触发,建立保持时间违规触发等触发方式。4.采用数字边沿触发的方法,提升了示波器模块中边沿触发的触发精度。其中逻辑分析模块的主要指标:通道数16,采样率5GSPS,带宽400MHz,存储深度256Mpts,通道间延时小于1ns,探头输入阻抗100kΩ/8pF。触发模块中触发类型有:边沿触发、脉宽触发、边沿过渡（斜率）触发、边沿后边沿触发、汉明距离触发、窗口触发、欠幅触发、码型触发、建立保持时间违规触发,其中边沿触发的触发精度为0.8ns,其他高级触发的触发精度为3.2ns。
二、高速数字存储示波器的超前滞后电路设计（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、高速数字存储示波器的超前滞后电路设计（论文提纲范文）
（1）抖动的时频域分析与研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 论文的研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本论文研究内容和结构安排 |
| 第二章 抖动分析方案设计 |
| 2.1 抖动理论分析 |
| 2.1.1 抖动的定义 |
| 2.1.2 不同的抖动分量及其数学模型 |
| 2.1.3 常见抖动的定义和模型 |
| 2.2 采集对象分析 |
| 2.3 示波器平台分析 |
| 2.3.1 示波器硬件平台 |
| 2.3.2 示波器软件平台 |
| 2.4 总体方案设计 |
| 第三章 时钟恢复模块设计 |
| 3.1 时钟恢复技术分析 |
| 3.2 锁相环原理分析 |
| 3.2.1 鉴相器模型 |
| 3.2.2 环路滤波器模型 |
| 3.2.3 锁相环数学模型 |
| 3.3 软件锁相环设计 |
| 3.4 软件锁相环算法实现 |
| 3.4.1 基于乘法鉴相器的SPLL |
| 3.4.2 基于PFD的 SPLL |
| 3.4.3 简化的PFD SPLL |
| 3.4.4 基于Hogge PD的 SPLL |
| 3.5 本章小结 |
| 第四章 抖动的时域分析 |
| 4.1 总体抖动分析 |
| 4.1.1 总体抖动与误码率 |
| 4.1.2 总体抖动的提取 |
| 4.2 高速串行链路抖动成分分析 |
| 4.3 数据相关性抖动的提取 |
| 4.3.1 DCD和 ISI分析 |
| 4.3.2 DDJ分离方法 |
| 4.4 最小二乘分离法 |
| 4.4.1 基本原理 |
| 4.4.2 算法实现 |
| 4.5 本章小结 |
| 第五章 抖动的频域分析 |
| 5.1 基于傅里叶频谱的抖动分离 |
| 5.2 基于相位噪声的抖动分离 |
| 5.2.1 相位噪声基本概念 |
| 5.2.2 鉴相法原理分析 |
| 5.2.3 多分辨率功率谱算法 |
| 5.2.4 相位噪声和抖动 |
| 5.3 串扰分析 |
| 5.3.1 串扰和抖动 |
| 5.3.2 串扰的频域分析 |
| 5.4 本章小结 |
| 第六章 系统验证与测试 |
| 6.1 测试流程 |
| 6.2 SPLL测试 |
| 6.3 抖动分离测试 |
| 6.4 相位噪声提取抖动测试 |
| 第七章 总结与展望 |
| 7.1 结论 |
| 7.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（2）数字示波器中基于数字比较的触发功能设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 课题主要内容及本文结构安排 |
| 第二章 纯数字式触发方案整体设计 |
| 2.1 示波器数据采集系统概述 |
| 2.1.1 时间交替并行采样技术 |
| 2.1.2 ADC控制与数据传输方案 |
| 2.2 纯数字式触发方案总体设计 |
| 2.2.1 触发的基本原理及作用 |
| 2.2.2 数字触发的优势 |
| 2.2.3 纯数字式触发系统设计 |
| 2.3 本章小结 |
| 第三章 纯数字触发系统的设计与实现 |
| 3.1 数字边沿触发设计 |
| 3.2 纯数字高级触发系统设计 |
| 3.2.1 整体方案设计 |
| 3.2.2 数字高级触发原理 |
| 3.2.3 多路并行脉宽算法 |
| 3.2.4 脉宽触发原理与设计 |
| 3.2.5 斜率从触发原理与设计 |
| 3.3 本章小结 |
| 第四章 高速串行协议触发方案设计与实现 |
| 4.1 PCIE协议与SATA协议介绍 |
| 4.1.1 PCIe协议编码原理及传输帧格式 |
| 4.1.2 SATA协议总线与传输帧格式 |
| 4.2 高速协议解码算法与触发方案设计 |
| 4.2.1 高速协议解码和触发方案 |
| 4.2.2 解码数据包类型及格式 |
| 4.3 高速协议解码算法设计 |
| 4.3.1 边沿对齐算法 |
| 4.3.2 抽点算法 |
| 4.3.3 帧起始匹配算法 |
| 4.3.4 8B/10B解码算法 |
| 4.3.5 并行CRC校验算法 |
| 4.3.6 并行数据解扰算法 |
| 4.4 本章小结 |
| 第五章 数字触发与协议触发功能测试 |
| 5.1 测试平台介绍 |
| 5.2 数字边沿触发功能验证 |
| 5.3 数字高级触发功能验证 |
| 5.4 协议解码及触发功能验证 |
| 5.4.1 PCIe协议触发模块验证 |
| 5.4.2 SATA协议解码及触发功能验证 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 个人经历及研究成果 |
（3）40GSPS示波器的高性能触发模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 课题主要内容及本文结构安排 |
| 第二章 高性能触发系统整体方案设计 |
| 2.1 采集系统概述 |
| 2.1.1 采样原理 |
| 2.1.2 采样数据接收与缓存 |
| 2.2 触发系统总体方案设计 |
| 2.2.1 触发基本原理 |
| 2.2.2 触发系统设计 |
| 2.2.3 触发控制模块设计 |
| 2.3 本章小结 |
| 第三章 数字边沿触发设计与实现 |
| 3.1 模拟触发原理及局限性 |
| 3.2 数字触发原理及改进 |
| 3.3 数字触发设计 |
| 3.4 本章小结 |
| 第四章 高级触发系统设计 |
| 4.1 高级触发方案设计及意义 |
| 4.2 脉宽触发 |
| 4.2.1 脉宽触发原理 |
| 4.2.2 脉宽触发算法 |
| 4.3 斜率触发 |
| 4.3.1 斜率触发原理 |
| 4.3.2 斜率触发算法 |
| 4.4 本章小结 |
| 第五章 基于GTX解串的高精度触发 |
| 5.1 基于GTX解串的触发方案设计 |
| 5.2 基于GTX的接收模块设计 |
| 5.2.1 GTX功能及结构 |
| 5.2.2 GTX时钟方案设计 |
| 5.2.3 GTX复位模块设计 |
| 5.3 基于GTX的触发模块设计 |
| 5.4 本章小结 |
| 第六章 系统调试与测试分析 |
| 6.1 测试平台搭建 |
| 6.2 数字触发验证 |
| 6.3 高级触发功能验证 |
| 6.4 基于GTX解串的触发模块功能验证 |
| 6.5 本章小节 |
| 第七章 总结与展望 |
| 致谢 |
| 参考文献 |
| 个人简历及研究成果 |
（4）宽带数字示波器信号完整性分析模块设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 论文的研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文的内容与结构 |
| 1.3.1 研究内容及目标 |
| 1.3.2 论文结构 |
| 第二章 SI分析模块总体设计 |
| 2.1 示波器硬件平台 |
| 2.2 示波器软件平台 |
| 2.3 SI分析模块设计方案 |
| 2.3.1 采集对象概述 |
| 2.3.2 SI仿真模块设计方案 |
| 2.3.3 SI测试模块设计方案 |
| 第三章 SI仿真模块实现方案 |
| 3.1 信号完整性问题概述 |
| 3.1.1 高速信号含义 |
| 3.1.2 传输信道损耗 |
| 3.2 高速串行传输链路结构 |
| 3.3 信道仿真功能实现 |
| 3.3.1 信道传递函数 |
| 3.3.2 S参数的获取 |
| 3.3.3 S参数时域转换中存在的问题 |
| 3.3.4 信道仿真实现方案 |
| 3.4 去嵌功能实现 |
| 3.5 均衡仿真功能实现 |
| 3.5.1 均衡的目的与分类 |
| 3.5.2 发送端均衡 |
| 3.5.3 接受端均衡 |
| 3.6 时钟恢复功能实现 |
| 3.6.1 时钟恢复流程 |
| 3.6.2 获取时钟信息 |
| 3.6.3 常频方式 |
| 3.6.4 SPLL方式 |
| 3.7 本章小结 |
| 第四章 SI测试模块实现方案 |
| 4.1 眼图分析 |
| 4.1.1 眼图绘制 |
| 4.1.2 眼图参数测量 |
| 4.2 抖动测量 |
| 4.2.1 抖动定义及分类 |
| 4.2.2 基于时域的抖动分解 |
| 4.2.3 基于频域的抖动分解 |
| 4.2.4 基于统计域的抖动分解 |
| 4.3 本章小结 |
| 第五章 系统测试和验证 |
| 5.1 SI分析模块使用流程 |
| 5.2 SI仿真模块验证 |
| 5.3 SI测试模块验证 |
| 第六章 结论与展望 |
| 6.1 结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）便携式数字存储示波器的时间交错并行采样设计与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第1章 绪论 |
| 1.1 课题研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.2.1 国内外数字存储示波器研究现状 |
| 1.2.2 国内外TIADC研究现状 |
| 1.3 论文研究内容与组织结构 |
| 第2章 时间交错并行采样的误差估计与补偿算法设计 |
| 2.1 时间交错并行采样技术原理 |
| 2.2 时间交错并行采样通道失配误差分析 |
| 2.2.1 偏置失配误差 |
| 2.2.2 增益失配误差 |
| 2.2.3 采样时间失配误差 |
| 2.3 时间交错并行采样系统建模 |
| 2.4 时间交错并行采样系统失配误差估计 |
| 2.4.1 正弦函数拟合法 |
| 2.4.2 过零点检测法 |
| 2.4.3 偏置误差参数估计 |
| 2.4.4 增益误差参数估计 |
| 2.4.5 采样时间误差参数估计 |
| 2.5 时间交错并行采样系统失配误差补偿 |
| 2.6 本章小结 |
| 第3章 便携式数字示波器的平台设计及实现 |
| 3.1 前端模拟信号调理电路设计 |
| 3.2 ADC采样电路设计 |
| 3.3 电源管理系统设计 |
| 3.3.1 系统启动电路 |
| 3.3.2 锂电池监测电路 |
| 3.3.3 系统电压变换电路 |
| 3.4 FPGA及示波器外围电路设计 |
| 3.4.1 显示屏电路设计 |
| 3.4.2 USART通信电路设计 |
| 3.4.3 存储器电路设计 |
| 3.4.4 旋转电位器电路设计 |
| 3.5 SDRAM外围电路设计 |
| 3.6 NIOS II软核处理器设计 |
| 3.7 示波器平台调试 |
| 3.8 本章小结 |
| 第4章 时间交错并行采样误差补偿算法仿真与平台实现 |
| 4.1 时间交错并行采样系统失配误差估计算法仿真 |
| 4.1.1 八通道TIADC仿真模型 |
| 4.1.2 八通道TIADC仿真模型失配误差估计 |
| 4.2 时间交错并行采样系统失配误差补偿算法仿真 |
| 4.2.1 失配误差补偿仿真 |
| 4.2.2 时间交错并行采样系统动态参数验证 |
| 4.3 时间交错并行采样系统失配误差估计算法的线上实现 |
| 4.3.1 数字存储示波器平台搭建 |
| 4.3.2 失配误差参数的平台实现与验证 |
| 4.4 时间交错并行采样系统失配误差补偿算法平台实现与验证 |
| 4.4.1 失配误差补偿算法平台实现 |
| 4.4.2 失配误差补偿算法平台验证 |
| 4.5 本章小结 |
| 第5章 基于FPGA的 SDRAM深存储设计 |
| 5.1 SDRAM深存储设计方案 |
| 5.2 SDRAM深存储顶层控制设计 |
| 5.3 输入输出缓存单元控制器设计 |
| 5.3.1 输入FIFO控制器设计 |
| 5.3.2 输出FIFO控制器设计 |
| 5.4 SDRAM控制器设计 |
| 5.4.1 SDRAM结构特点 |
| 5.4.2 HY57V2562GTR型 SDRAM控制器结构设计 |
| 5.4.3 初始化模块设计 |
| 5.4.4 自刷新模块设计 |
| 5.4.5 写操作模块设计 |
| 5.4.6 读操作模块设计 |
| 5.5 SDRAM深存储模块验证 |
| 5.6 本章小结 |
| 结论 |
| 致谢 |
| 参考文献 |
| 附录 |
（6）40GSPS数字示波器采样数据存储及传输模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本文的结构安排 |
| 第二章 40GSPS系统方案与总体框架 |
| 2.1 TIADC采样原理 |
| 2.2 高速串行数据通信原理概述 |
| 2.3 40 GSPS系统总体方案 |
| 2.4 本章小结 |
| 第三章 40GSPS系统采集数据同步存储的实现 |
| 3.1 时钟网络资源分配 |
| 3.2 40 GSPS高速采集系统同步关键技术研究 |
| 3.2.1 并行采集系统中的同步问题基础研究 |
| 3.2.2 单ADC同步复位方案研究 |
| 3.2.3 多ADC采集同步方案研究 |
| 3.2.4 多FPGA数据的同步存储方案研究 |
| 3.3 高速数据采集复位同步自校正的研究与实现 |
| 3.3.1 测试模式下单片ADC自校正方法研究与实现 |
| 3.3.2 ADC采样同步的自校正方法设计与实现 |
| 3.4 多FPGA数据同步存储自动校正的研究与实现 |
| 3.4.1 多FPGA阵列及其外围电路设计 |
| 3.4.2 多FPGA数据存储中的同步问题 |
| 3.4.3 多FPGA采样数据同步存储的自动校正方法 |
| 3.5 本章小结 |
| 第四章 串行数据传输模块设计 |
| 4.1 基于GTX收发器的数据传输实现 |
| 4.1.1 GTX收发器简述 |
| 4.1.2 GTX收发器时钟设计 |
| 4.1.3 GT BANK收发器外围电源设计 |
| 4.1.4 GTX收发器的复位设计 |
| 4.1.5 基于GTX收发器的模块框架设计 |
| 4.2 基于PCIE核传输控制命令的硬件设计 |
| 4.2.1 PCIE协议层次结构 |
| 4.2.2 PCIE接口硬件电路设计 |
| 4.2.3 基于寄存级的控制命令传输实现 |
| 4.3 本章小结 |
| 第五章 系统测试与分析 |
| 5.1 硬件电路测试与分析 |
| 5.1.1 采样时钟测试与分析 |
| 5.1.2 驱动电路测试与分析 |
| 5.1.3 硬件电路调试与解决方法 |
| 5.2 同步测试与分析 |
| 5.2.1 ADC复位同步测试 |
| 5.2.2 BFUR复位同步测试 |
| 5.2.3 数据存储同步测试 |
| 5.3 串行通信测试 |
| 5.3.1 基于GTX板间传输验证 |
| 5.3.2 基于PCIE核控制命令传输验证 |
| 5.4 系统性能测试 |
| 5.4.1 系统最高实时采样率测试 |
| 5.4.2 系统有效位数和信噪比的测试 |
| 5.5 本章小结 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
（7）5GHz示波器模拟通道研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景和意义 |
| 1.2 国内外研究现状与发展趋势 |
| 1.3 论文结构安排 |
| 第二章 模拟通道总体方案设计 |
| 2.1 模拟通道整体框架 |
| 2.2 信号调理通道结构 |
| 2.3 触发通道结构 |
| 2.4 通道控制方案设计 |
| 2.5 本章小结 |
| 第三章 宽带信号调理通道研究与设计 |
| 3.1 无源衰减电路设计 |
| 3.1.1 50Ω阻抗衰减网络 |
| 3.1.2 1MΩ阻抗衰减网络 |
| 3.2 阻抗变换电路设计 |
| 3.2.1 阻抗变换电路方案 |
| 3.2.2 静态参数确定 |
| 3.2.3 偏置电路设计 |
| 3.2.4 仿真分析 |
| 3.3 低噪声增益调节电路设计 |
| 3.3.1 增益需求分析 |
| 3.3.2 电路结构设计 |
| 3.3.3 噪声分析 |
| 3.3.4 减小噪声的措施 |
| 3.4 带宽限制电路设计 |
| 3.5 放大电路的频率补偿 |
| 3.6 ADC驱动电路 |
| 3.7 本章小结 |
| 第四章 触发通道研究与设计 |
| 4.1 触发源选择 |
| 4.2 比较器电路 |
| 4.2.1 比较器选型 |
| 4.2.2 触发电平调节 |
| 4.2.3 触发灵敏度调节 |
| 4.3 分频电路设计 |
| 4.4 本章小结 |
| 第五章 通道控制与供电方案研究与设计 |
| 5.1 状态切换 |
| 5.2 增益调节 |
| 5.3 电平调节 |
| 5.4 电源供电设计 |
| 5.4.1 电源方案设计 |
| 5.4.2 电源完整性 |
| 5.5 本章小结 |
| 第六章 模拟通道调试与验证 |
| 6.1 上电前检查 |
| 6.2 通道控制板调试 |
| 6.2.1 电源调试 |
| 6.2.2 通道控制电路调试 |
| 6.3 信号调理通道调试 |
| 6.3.1 信号通路调试 |
| 6.3.2 幅频响应调试 |
| 6.3.3 输入电阻和电容 |
| 6.3.4 上升时间 |
| 6.3.5 偏置范围调试 |
| 6.3.6 噪声 |
| 6.4 触发调理通道调试 |
| 6.4.1 触发电平 |
| 6.4.2 触发灵敏度 |
| 6.5 本章小结 |
| 第七章 总结与展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 个人简历及项目研究 |
（8）示波记录仪的采集板卡硬件设计与多通道同步技术研究（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 本文的背景与意义 |
| 1.2 国内外相关研究现状 |
| 1.3 本文的主要内容与工作方向 |
| 1.4 本文的内容与结构 |
| 第二章 系统总体方案与多通道同步分析 |
| 2.1 示波记录仪的总体方案与架构 |
| 2.2 多通道显示与同步分析 |
| 2.2.1 示波记录仪的多通道显示 |
| 2.2.2 多通道同步流的显示 |
| 2.3 多通道非同步数据流分析 |
| 2.3.1 采样电路的影响 |
| 2.3.2 采样驱动的影响 |
| 2.3.3 传输接口的影响 |
| 2.4 多通道同步数据流的关键解决方案 |
| 2.4.1 同步采集板卡架构设计 |
| 2.4.2 高速源同步数据传输设计 |
| 2.5 本章小结 |
| 第三章 采集板卡的硬件设计与实现 |
| 3.1 采集板卡的总体方案 |
| 3.2 模拟通道调理架构设计 |
| 3.2.1 通道调理设计 |
| 3.2.2 通道配置内容 |
| 3.2.3 通道校准电路设计 |
| 3.2.4 通道控制功能位设计 |
| 3.3 板卡通道隔离设计 |
| 3.3.1 数字通道隔离 |
| 3.3.2 模拟通道隔离 |
| 3.4 板卡多通道采样设计 |
| 3.4.1 双通道采样器件选型 |
| 3.4.2 数据采集接收模块设计 |
| 3.5 板卡的高速传输接口设计 |
| 3.5.1 源同步接口介绍 |
| 3.5.2 板卡高速传输解决方案 |
| 3.5.3 FPGA内嵌传输IP核 |
| 3.5.4 源同步接口传输时钟设计 |
| 3.5.5 板卡数据传输功能仿真 |
| 3.6 双通道同步采集单板的硬件实现 |
| 3.7 本章小结 |
| 第四章 多通道同步采样设计与实现 |
| 4.1 多通道同步采样设计 |
| 4.1.1 采样时钟同步的必要性 |
| 4.1.2 多通道采集系统架构 |
| 4.1.3 多通道参考时钟参数计算 |
| 4.1.4 多通道同步采样时钟网络设计 |
| 4.1.5 多通道同步采样控制设计 |
| 4.2 多通道同步传输设计 |
| 4.2.1 同步采样后的非同步传输 |
| 4.2.2 同步采样后的同步传输 |
| 4.3 多通道时钟设计 |
| 4.3.1 系统时钟抖动设计 |
| 4.3.2 多通道时钟方案设计 |
| 4.3.3 系统关键的等长PCB设计 |
| 4.3.4 FPGA最小时延时钟网络设计 |
| 4.4 本章小结 |
| 第五章 系统的测试与验证 |
| 5.1 系统硬件基本功能调试 |
| 5.1.1 系统测试平台介绍 |
| 5.1.2 FPGA的功能验证 |
| 5.1.3 时钟电路配置调试 |
| 5.1.4 高速板卡的功能故障与解决 |
| 5.2 高速板卡的性能测试与分析 |
| 5.2.1 高速ADC数据接收测试 |
| 5.2.2 高速板卡数据传输测试 |
| 5.2.3 高速板卡关键指标测试 |
| 5.3 多通道同步测试背景 |
| 5.4 多通道同步测试与结果分析 |
| 5.4.1 卡内双通道同步测试 |
| 5.4.2 卡槽间双通道同步测试 |
| 5.4.3 多通道综合同步测试 |
| 5.4.4 同步精度测试 |
| 5.5 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间获得成果 |
（9）超高速数据采集系统中多器件同步自校正方法研究与实现（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的研究内容与创新 |
| 1.4 本文主要任务与安排 |
| 第二章 超高速并行采集系统架构与同步方案研究 |
| 2.1 超高速采集技术 |
| 2.2 多器件并行采样系统方案研究 |
| 2.2.1 并行采集系统架构研究 |
| 2.2.2 高速低抖动采样时钟网络资源分配 |
| 2.3 超高速采集系统同步关键技术研究与设计 |
| 2.3.1 并行采集系统同步技术的基本原理 |
| 2.3.2 多ADC采样同步方案设计 |
| 2.3.3 多FPGA存储同步方案设计 |
| 2.4 本章小结 |
| 第三章 多器件采样同步自校正技术研究与实现 |
| 3.1 同步复位解决方案研究 |
| 3.1.1 基于时间展宽电路的高精度脉冲测量方法 |
| 3.1.2 主从模式ADC同步复位校正方法 |
| 3.1.3 基于ADC测试数据同步复位校正方法 |
| 3.2 多器件采集同步问题研究 |
| 3.2.1 实际工程中常用硬件复位方案研究 |
| 3.2.2 同步复位设计原则 |
| 3.3 超高速采样阵列同步控制与数据接收电路设计 |
| 3.3.1 超高速采样阵列同步复位信号控制电路设计 |
| 3.3.2 超高速采样阵列数据接收电路设计 |
| 3.3.3 ADC内部采样时钟同步复位方式研究 |
| 3.4 超高速数据采集系统采样阵列片间同步自校正方法研究与实现 |
| 3.4.1 测试模式下单片ADC自校正方法研究与实现 |
| 3.4.2 采样阵列ADC间同步自校正方法设计与实现 |
| 3.5 本章小结 |
| 第四章 多器件存储同步及通道间同步设计与实现 |
| 4.1 多FPGA存储阵列控制电路及电源设计 |
| 4.2 多路并行数据存储同步设计 |
| 4.2.1 多FPGA之间数据传输控制方案设计 |
| 4.2.2 多路数据触发存储同步研究与实现 |
| 4.2.3 多路并行数据存储方案及其同步自校正方法设计 |
| 4.3 多通道数据拼合方法研究与实现 |
| 4.4 多通道间数据同步自动校正方法研究与实现 |
| 4.5 本章小结 |
| 第五章 系统测试与分析 |
| 5.1 硬件电路测试与分析 |
| 5.1.1 ADC同步复位电路测试 |
| 5.1.2 采样时钟测试与分析 |
| 5.1.3 硬件电路调试与分析 |
| 5.2 同步测试与分析 |
| 5.2.1 采集同步复位测试 |
| 5.2.2 通道间同步测试与分析 |
| 5.2.3 系统有效位数和信噪比的测试 |
| 5.2.4 系统同步可靠性测试 |
| 5.2.5 系统采样率测试测试 |
| 第六章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间取得的研究成果 |
（10）混合示波器5GSPS逻辑分析及触发模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 本文研究背景和意义 |
| 1.2 国内外发展现状 |
| 1.3 本文主要设计任务及论文结构 |
| 第二章 混合示波器需求分析与整体方案设计 |
| 2.1 逻辑分析模块应用方案设计 |
| 2.1.1 吉比特收发器简介 |
| 2.1.2 FPGA资源分析及选型 |
| 2.1.3 存储器选型分析 |
| 2.2 触发模块方案设计 |
| 2.2.1 混合触发模块设计 |
| 2.2.2 数字边沿触发模块设计 |
| 2.2.3 触发模块整体方案设计 |
| 2.3 混合示波器整体方案概述 |
| 2.4 本章小结 |
| 第三章 逻辑分析模块硬件设计 |
| 3.1 逻辑分析模块通道设计 |
| 3.1.1 探头设计 |
| 3.1.2 信号数字化处理 |
| 3.2 逻辑分析模块数据采集 |
| 3.2.1 GTX的功能和结构 |
| 3.2.2 GTX复位控制 |
| 3.2.3 逻辑分析模块的采集同步 |
| 3.2.4 逻辑分析模块时基控制 |
| 3.3 逻辑分析模块数据的存储 |
| 3.3.1 逻辑分析模块深存储方案设计 |
| 3.3.2 逻辑分析模块存储控制 |
| 3.4 本章小结 |
| 第四章 混合示波器触发模块设计 |
| 4.1 逻辑分析模块触发设计 |
| 4.1.1 边沿触发 |
| 4.1.2 码型与状态触发 |
| 4.2 示波器模块高级触发设计 |
| 4.2.1 基于汉明距的触发 |
| 4.2.2 边沿后边沿触发 |
| 4.3 示波器模块边沿触发的优化 |
| 4.3.1 模拟边沿触发原理及其局限性 |
| 4.3.2 数字边沿触发原理及其局限性 |
| 4.3.3 数字边沿触发的优化 |
| 4.3.4 数字边沿触发的并行化 |
| 4.4 混合示波器触发模块整体设计 |
| 4.5 本章小结 |
| 第五章 系统调试优化与测试分析 |
| 5.1 测试环境的搭建 |
| 5.2 逻辑分析模块功能验证 |
| 5.3 触发模块功能验证 |
| 5.4 硬件调试问题及解决方案 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 主要贡献与创新 |
| 6.3 展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间取得的成果 |
四、高速数字存储示波器的超前滞后电路设计（论文参考文献）
- [1]抖动的时频域分析与研究[D]. 雷伟文. 电子科技大学, 2021(01)
- [2]数字示波器中基于数字比较的触发功能设计[D]. 黄鲭萤. 电子科技大学, 2021(01)
- [3]40GSPS示波器的高性能触发模块设计[D]. 孙倩. 电子科技大学, 2020(07)
- [4]宽带数字示波器信号完整性分析模块设计与实现[D]. 孙静静. 电子科技大学, 2020(07)
- [5]便携式数字存储示波器的时间交错并行采样设计与实现[D]. 孙一航. 西南交通大学, 2020(07)
- [6]40GSPS数字示波器采样数据存储及传输模块设计[D]. 芶泽宇. 电子科技大学, 2020(08)
- [7]5GHz示波器模拟通道研究与设计[D]. 张伟. 电子科技大学, 2019(01)
- [8]示波记录仪的采集板卡硬件设计与多通道同步技术研究[D]. 何小双. 电子科技大学, 2019(01)
- [9]超高速数据采集系统中多器件同步自校正方法研究与实现[D]. 姜子威. 电子科技大学, 2019(01)
- [10]混合示波器5GSPS逻辑分析及触发模块设计[D]. 丁鹏. 电子科技大学, 2019(01)